A 12b 80MS/s Three-Step Hybrid Pipeline ADC Based on Time-Interleaved SAR and Flash ADCs
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2013
- 학위수여년월 2013. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000049327
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약
This work proposes a 12b 80MS/s 0.11um CMOS three-step hybrid pipeline ADC for high-speed communication and mobile display systems requiring high resolution, low power, and small size at high speed. The first stage of the proposed ADC properly handles the Nyquist input without a dedicated SHA based on time-interleaved dual-channel SAR ADCs while each remaining pipeline stage employs a single-channel high-speed flash ADC. The sampling clock of each SAR ADC is synchronized to a reference clock to minimize input sampling mismatches between two channels. Only one amplifier is employed in the overall ADC and shared between the first-stage SAR ADCs and the second-stage MDAC fundamentally to eliminate performance degradation caused by the offset and gain mismatches of amplifiers as observed in the conventional time-interleaved topology, simultaneously reducing power consumption and chip area. The reference instability due to the overlapped operating interval of two SAR ADCs and one MDAC can be minimized by separating the drivers of reference voltages for the SAR ADCs and the MDAC, respectively. The prototype ADC in a 0.11um CMOS demonstrates the measured DNL and INL within 0.56LSB and 1.35LSB, respectively, with a maximum SNDR of 60.4dB and a maximum SFDR of 66.5dB at 80MS/s. The ADC with an active die area of 1.34mm2 consumes 20.9mW at 80MS/s and a 1.1V supply.
more초록/요약
본 논문에서는 고속 디지털 통신 및 모바일 디스플레이 시스템 응용을 위해 고속으로 동작하며 고해상도, 저전력 및 소면적을 동시에 만족하는 0.11um CMOS 공정으로 제작된 3단 파이프라인 구조의 12비트 80MS/s ADC를 제안한다. 제안하는 ADC는 기존의 입력 SHA 없이 Nyquist 주파수 입력까지 신호를 적절히 처리하기 위해 첫 번째 단은 SAR ADC를 사용하되 SAR ADC의 특성 상 고속 동작이 제한되므로 이중채널로 구현하며, 나머지 파이프라인 단은 고속 동작이 가능한 flash ADC를 단일채널로 사용한다. 이 때 각 채널의 샘플링 클록은 하나의 기준 클록에 동기화시켜 입력 샘플링 신호 부정합 문제를 최소화한다. 또한 첫 번째 단의 SAR ADC 각 채널에서 사용되는 두 개의 잔류전압 증폭기와 두 번째 단 MDAC 등에서 사용되는 증폭기를 모두 공유하여 하나의 증폭기만으로 구현함으로써 이중채널 구조에서 발생할 수 있는 증폭기 오프셋 및 이득 부정합 문제를 근본적으로 해결하는 동시에 전력 및 면적을 최소화한다. 한편 고속의 SAR 동작 시에 MDAC 및 다른 채널의 SAR ADC에서는 증폭 동작을 하게 되면서 기준전압 불안정 문제가 발생할 수 있지만, 제안하는 ADC는 SAR ADC와 증폭 동작 시 사용하는 기준 전압의 구동회로를 분리함으로써 이를 해결한다. 제안하는 시제품 ADC는 0.11um CMOS 공정으로 제작되었으며 측정된 DNL 및 INL은 각각 0.56LSB, 1.35LSB 수준을 나타내고, 동적 성능은 80MS/s의 동작 속도에서 최대 60.4dB의 SNDR과 66.5dB의 SFDR을 나타낸다. 시제품 ADC의 면적은 1.34mm2이며, 전력소모는 80MS/s 동작 속도 및 1.1V 전원전압에서 20.9mW이다.
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