A Successive Approximation ADC Using a Dynamic Element Matching Technique To Reduce Capacitor Mismatch Effects
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2012
- 학위수여년월 2012. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000047692
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약
본 논문에서는 DEM (dynamic element matching) 기법을 이용하여, 커패시터 부정합 효과로 인해 발생하는 비선형성 문제를 감소시킨 10bit SAR (successive approximation register) A/D 변환기 (analog-to-digital converter : ADC) 를 제안한다. DEM 기법으로는 DWA (data weighted averaging) 기법이 적용되었다. 또한 평균 스위칭 에너지와 총 커패시턴스를 줄이기 위하여 monotonic capacitor switching 방식이 사용되었다. 제안된 A/D 변환기 시제품은 0.13mm CMOS 공정으로 제작 되었으며 0.93 mm2의 면적을 차지한다. 1.2V supply voltage를 적용하였을 때 측정된 최대 DNL 및 INL은 각각 0.17LSB 및 0.44LSB 수준을 보인다. 또한 2MS/s의 동작속도에서 최대 SNDR 및 SFDR이 각각 56.5dB 와 65.8dB 이며 3mW의 전력을 소모한다.
more초록/요약
This paper presents a 10-bit successive approximation analog-to-digital converter (ADC) using dynamic element matching (DEM) technique that can reduce the nonlinearity problem resulted from the mismatch effects among capacitors of the digital-to-analog converter (D/A 변환기) that implemented based on the capacitor array. Among various DEM techniques, data weighted averaging (DWA) technique is used in this paper. Monotonic capacitor switching procedure is used to reduce the average switching energy and total capacitance. The proposed ADC fabricated in a 0.13㎛ CMOS process. At a 1.2-V supply, the measured differential and integral non-linearities of the proposed ADC are less than 0.17LSB and 0.44LSB, respectively. The proposed ADC achieves 56.5dB SNDR and 65.8dB SFDR with 2MHz sampling frequency while consuming 3mW power.
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