3-step vernier TDC를 이용한 400-450 MHz All-Digital Phase Locked Loop 설계
A 400-450 MHz All-Digital Phase Locked Loop design using a 3-step vernier TDC
- 주제(키워드) vernier TDC , DCO( Digitally Controlled Oscillator) , counter , digital filter
- 발행기관 서강대학교 일반대학원
- 지도교수 범진욱
- 발행년도 2012
- 학위수여년월 2012. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000047685
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작권 보호를 받습니다.
초록/요약
본 논문은 400-450 MHz 대역의 ISM(Industrial Scientific Medical) band에 사용되는 무선 송수신기를 위해 3-step TDC를 이용한 400 MHz all-digital phase locked loop (ADPLL)에 관해 제안하였다. 제안 된 3-step TDC는 첫째 단에는 구조가 간단하며 변환할 수 있는 시간의 범위가 넓은 장점을 가진 inverter chain 지연 구조를 이용하였으며, 두 번째 와 세 번째 단에는 시간 해상도가 높은 vernier type 지연 구조를 이용함으로써 위상잡음을 개선할 수 있다. 제안된 TDC는 두 지연 구조의 장점을 이용하여 넓은 시간변환범위, 작은 면적, 작은 전력소모, 높은 시간 해상도를 얻을 수 있도록 구현 되었다. 이외에도 ADPLL의 출력의 integer부분을 정확히 계산하기 위한 high speed counter 그리고 counter가 계산하지 못한 fractional 부분을 계산하는 time-to-digital converter (TDC), 큰 사이즈의 analog loop filter를 작은 사이즈의 디지털 회로를 대체한 accumulator 와 digital loop filter, 그리고 ADPLL 출력의 resolution frequency를 줄이기 위해 sigma-delta modulator를 사용한 LC-digitally controlled oscillator (DCO)를 이용하여 설계를 진행하였다. 제안하는 ADPLL은 매그나칩 0.18µm CMOS 공정으로 제작되었다. 중심주파수는 400 MHz 이며, 위상 잡음은 100 kHz offset에서 -72.6 dBc/Hz이고, 1 MHz offset에서 -124 dBc/Hz이다. 제작된 ADPLL의 칩 면적은 1.05 mm2이고 소모 전력은 1.8 V 전원 전압에서 61.2 mW이다.
more초록/요약
This thesis proposes an 400 MHz all-digital phase locked loop (ADPLL) using 3-step Time-to-Digital Converter (TDC) for using wireless transceiver at 400-450 MHz ISM band. The proposed TDC uses a 3-step structure with an inverter chain delay structure which has several advantages such as wide time conversion range and simple structure in the form of the first regular delay stage and two vernier type time-quantizers in the second and third stages to improve time resolution, which results in low phase noise. By using advantages of two delay structures, the proposed TDC can have wide time conversion range, small size, low power consumption, and high time resolution. The proposed ADPLL is composed of high speed counter for accurate calculation in the integer part, time-to-digital converter (TDC) for fractional part calculation, digital accumulator, and digital loop filter for small size and LC-digitally controlled oscillator using sigma-delta modulator for improving resolution frequency of the ADPLL output. The proposed ADPLL is implemented in Magna 0.18 µm CMOS process. The measured ADPLL center frequency is 400 MHz and phase noise is -72.6 dBc/Hz at 100 kHz offset and -124 dBc/Hz at 1 MHz offset. The area of chip is a 1.05 mm2. The chip consumes 61.2 mW under 1.8 V supply voltage.
more