CMOS 직렬구조 FET 전력 증폭기의 선형성 개선
Linearization of CMOS stacked-FET power amplifier
초록/요약
무선 통신 송수신단을 CMOS 단일 칩으로 구현하고자 할 때, 기술적으로 어려운 부분이 전력 증폭기 설계이다. 기존 병렬구조 CMOS 전력 증폭기의 한계를 극복하기 위하여 직렬구조 FET가 제안되었지만, 그 선형성 개선 기법에 대해서는 연구가 활발하게 진행되지 못했다. 본 논문에서는 기존의 직렬구조 FET 전력 증폭기의 새로운 게이트 바이어스 회로를 제안하여 선형성을 높이고자 하였다. 즉, 기존에 저항으로만 이루어진 바이어스 회로를 다이오드를 이용하여 높은 입력 전력에서 선형성을 개선하였다. 제안된 기법의 우수성을 확인하기 위하여 바이어스 회로만 달리한 두 전력 증폭기를 설계하여 특성을 비교하였다. 설계된 전력 증폭기는 동부하이텍 0.13μm RF CMOS 공정을 이용하여 제작되었다. 제작된 두 칩은 W-CDMA 신호를 이용하여 중심주파수 1.95GHz에서 측정하였다. ACLR 사양을 만족하는 지점에서 기존바이어스 회로를 이용한 전력증폭기의 출력 전력은 18.5dBm, 효율은 35.5%였으며, 제안된 바이어스 회로를 이용한 전력 증폭기는 출력전력이 19.2dBm, 효율이 38.1%였다. 이를 통하여 제안된 바이어스 회로가 직렬구조 FET 전력 증폭기의 선형성과 효율을 개선시킬 수 있다는 것을 확인할 수 있었다.
more초록/요약
The most difficult part of designing wireless communication transceiver is RF power amplifier(PA). To overcome limitation of a conventional CMOS parallel FET PA, a CMOS stacked FET PA is presented. But their studies of linearity are not sufficient. So, this paper proposes a novel diode gate bias circuit of CMOS stacked FET PA for high linearity. We improve linearity of CMOS stacked FET PA in the high input power by using not a resistor but a diode. To prove the outstanding character of diode gate bias circuit, we compare the diode CMOS stacked FET PA with the resistor CMOS stacked FET PA. These chips are fabricated by using 0.13μm RF CMOS process of Dongbu HiTek. Both chips are measured at center frequency 1.95GHz by using W-CDMA signal. The conventional CMOS stacked FET PA has output power of 18.5dBm and efficiency of 35.5% at the spot of satisfying ACLR spec. The proposed CMOS stacked FET PA has output power of 19.2dBm and efficiency of 38.1%. As a result, the performance of linearity of the proposed CMOS stacked FET PA is better than the performance of linearity of the conventional CMOS stacked FET PA.
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