최소 배선의 장애물 회피 버퍼 클럭 트리 합성
Minimum Wirelength Buffered Clock Tree Synthesis with Obstacle Avoidance
- 주제(키워드) clock tree , clock skew , obstacle avoidance
- 발행기관 서강대학교 일반대학원
- 지도교수 임종석
- 발행년도 2012
- 학위수여년월 2012. 2
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000047157
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작원 보호를 받습니다.
초록/요약
최근 저전력 고성능 시스템을 위한 클럭 네트워크 설계의 요구가 늘어나 클럭 네트워크 합성에 관한 많은 연구가 진행되고 있다. 일반적으로 이러한 클럭 네트워크는 skew와 slew가 가능한 작아야 하고 가능한 짧은 배선길이와 적은 수의 버퍼를 사용하여야 하는 등 많은 요구조건을 가진다. 또한, 최근 배선과 게이트의 위치가 고정된 IP등의 하드매크로 블록이 회로 설계에 자주 사용되고 있는데 이들 영역은 버퍼가 놓일 수 없는 장애물 영역으로 설정되어 클럭 합성 문제를 더욱 어렵게 하고 있다[28]. 본 논문에서는 장애물 영역이 존재하는 환경에서 이러한 작은 skew, 작은 slew, 짧은 배선길이, 적은 수의 버퍼, 버퍼의 장애물 회피와 같은 요구조건을 모두 만족하는 클럭 합성 알고리즘을 제시한다. 과거의 많은 클럭 합성 방법들은 이러한 요구조건의 일부만 고려하였으나 본 논문에서 제시하는 알고리즘은 이러한 요구조건 모두를 고려한다. 제시된 알고리즘은 기존의 클럭 트리 합성 방법에 deferred merging embedding(DME) 및 클리핑 기법을 응용한 장애물 회피 버퍼 삽입 방법을 효과적으로 결합한다. 본 논문의 알고리즘이 클럭 네트워크 합성시 버퍼를 삽입하지만, 합성된 클럭 네트워크는 기존 DME 방법과 비교했을 때 약 5% 차이의 비슷한 수준의 배선 길이를 사용하고 Elmore delay model 기반의 제로-스큐를 달성한다. 이 클럭 네트워크는 주어진 slew 제약을 만족하며 모든 버퍼가 장애물을 피해서 위치한다. SPICE 시뮬레이션으로 검증한 클럭 네트워크의 실제 skew는 최대 지연시간 대비 약 1~4% 수준의 매우 작은 결과를 보인다.
more초록/요약
Since the requirements of clock network design for low-power and high-performance system are growing, a lot of research of clock network synthesis is progressing. Typically, such a clock network design requires low-skew, low-slew, wire-length as short as possible, and less number of buffer. Recently, Hard-macros such as IPs which have fixed location of gates and wires are used in circuit design and they are the obstacles of buffer cell placement[28]. Therefore, the clock network synthesis has become much more difficult problem. This paper presents a clock synthesis algorithm to meet these requirements under the circumstance that obstacles are present. In the past, many clock synthesis methods have considered only a subset of these requirements, but the algorithm of this thesis considers all requirements. This algorithm combines existing clock tree synthesis algorithm and new buffer insertion and obstacle avoidance algorithm based on the application of DME and clipping techniques. Though the buffers are inserted by the presented algorithm, the synthesized clock network has 5% difference in wire-length compared to existing DME method and it meets zero-skew analysis result based on Elmore delay model. The clock network meets the constraints for a given slew and for the buffer placement obstacle. Actual skew verified by SPICE simulation shows a very accurate result of 1-4% for the maximum latency.
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