10b 50MS/s Low-Power Skinny-Type 0.13um and 90nm CMOS ADCs for CIS Applications
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2012
- 학위수여년월 2012. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000047122
- 본문언어 한국어
- 저작권 서강대학교 논문은 저작원 보호를 받습니다.
초록/요약
본 논문에서는 CIS 응용을 위해 제한된 폭을 갖는 10비트 50MS/s 사양의 0.13um 및 90nm CMOS 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그회로에서는 수용 가능한 조도범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압기반의 디지털 신호로 변환하도록 설계하였다. 또한 MDAC에 있는 두개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절하여 증폭기의 성능을 최적화하여 전력 효율을 더욱 향상시켰다. 한편, 제안하는 90nm CMOS ADC의 경우 다양한 CIS 응용을 위해 넓은 가변입력 신호범위를 처리할 수 있도록 설계하였으며 온-칩 기준전류 및 전압회로에서는 각 필요한 입력 신호범위에 대하여 외부로부터 인가되는 하나의 전압을 기반으로 공통모드전압이 일정한 가변 기준전압을 생성한다. 제안하는 0.13um CMOS 공정기반의 첫 번째 시제품 ADC1의 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC1의 칩 면적은 0.53mm2이며, 2.0V의 아날로그 전원전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다. 또한 현재 제작중인 두 번째 시제품 90nm CMOS ADC2의 칩 면적은 0.23mm2이며, 모의실험 결과 2.5V 및 1.2V의 전원전압에서 입력 신호범위에 따라 16.6～17.8mW의 전력을 소모한다.
more초록/요약
This work proposes skinny-type 10b 50MS/s 0.13um and 90nm CMOS pipeline ADCs for CIS applications. Analog circuits for CIS commonly employ a high supply voltage to acquire a high enough dynamic range, while digital circuits use a low supply voltage to minimize power consumption and chip area. The proposed ADCs convert analog signals in a wide-swing range into low voltage-based digital data based on both of the high and low supply voltages. An op-amp sharing technique for residue amplifiers in the MDACs improves further the power efficiency by steering the bias currents properly and optimizing the op-amp performance, based on the amplification mode of each MDAC. The proposed on-chip current and voltage reference circuits of the 90nm CMOS prototype ADC2 generate the required variable reference voltages with a fixed common-mode level using a single external voltage for wideband variable input signal processing. The first prototype ADC in a 0.13um CMOS process providing 0.35um thick-gate-oxide transistors demonstrates the measured DNL and INL within 0.42LSB and 1.19LSB, respectively. The ADC1 shows a maximum SNDR of 55.4dB and a maximum SFDR of 68.7dB at 50MS/s, respectively. The ADC1 with an active die area of 0.53mm2 consumes 15.6mW at 50MS/s with an analog voltage of 2.0V and two digital voltages of 2.8V (=DH) and 1.2V (=DL). The second prototype ADC2 simulated in a 90nm CMOS process is under fabrication, occupies 0.23mm2, and consumes 16.6mW to 17.8mW depending on input modes at a voltage of 2.5V and 1.2V.
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