A 6.25 MHz BW 8-OSR Fifth-Order Single-Stage Sigma-Delta ADC
- 주제(키워드) Sigma Delta ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 안길초
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000046467
- 저작권 서강대학교의 논문은 저작권 보호를 받습니다.
초록/요약
본 논문에서는 무선 통신 시스템 응용분야를 위한 저전압 광대역 시그마 델타 A/D 변환기를 제안한다. 제안하는 시그마 델타 A/D 변환기는 스위치 커패시터 기법의 5차 단일 루프 모듈레이터를 사용한다. 사용된 모듈레이터는 지연된 피드-포워드 구조를 적용하여 높은 선형성과 낮은 슬루율 요구 조건의 장점을 갖는다. 광대역 시그마 델타 A/D 변환기의 구현을 위해 8의 낮은 오버샘플링 비율을 사용한다. 모듈레이터의 적절한 계수 스케일링과 함께 내부 D/A 변환기의 기준전압 스케일링을 통하여 A/D 변환기의 입력 신호 범위를 양자화기의 기준 전압 범위보다 약 1 dB 증가시켰다. 제안하는 모듈레이터는 19-레벨의 내부 양자화기를 사용하고 있으며, 멀티 레벨 D/A 변환기의 선형성을 증가시키기 위하여 data weighted averaging dynamic element matching 기법을 사용하였다. 19-레벨 내부 양자화기 구현에 인터폴레이팅 기법을 적용하여 사용되는 선증폭기의 수를 반으로 줄일 수 있었고, 그 결과 소모 전력과 사용 면적을 줄였다. 제안하는 A/D 변환기의 시제품은 0.13-μm CMOS 공정 기술로 제작되었다. 시제품 측정 결과 6.25-MHz 입력 신호 대역폭에서 1 MHz 입력 신호에 대해 최대 SNDR은 63.7 dB이다. 1.2 V 전원 전압과 100 MHz의 동작 주파수에서 총 52.2 mW의 전력을 소모하며, 2.02㎟의 면적을 차지한다.
more초록/요약
This work proposes a low voltage wide band sigma-delta A/D(analog-to-digital) converter for wireless communication. The proposed sigma-delta A/D converter employs a switched capacitor single stage modulator. The modulator incorporates delayed feed-forward architecture to improve linearity and relax slew rate requirement with oversampling ratio of 8. The modulator input signal range is extended beyond the full scale of the quantizer about 1 dB with proper coefficient scaling and internal D/A(digital-to-analog) converter reference scaling. A 19-level internal quantizer with data weighted averaging dynamic elementary matching is employed to improve the linearity of the multi-level internal D/A converter. A 19-level internal quantizer is implemented with interpolating technique to reduce the number of pre-amplifier resulting in reduction of power consumption and die area. The protype of the proposed A/D converter is fabricated in a 0.13-μm CMOS technology. Experimental results show that it achieves 63.7 dB peak SNDR with 1 MHz input signal over 6.25 MHz signal bandwidth. Total power dissipation is 52.2 mW at 1.2 V power supply with 100 MHz clock frequency. The prototype chip occupies 2.02 ㎟ die area.
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