다이나믹 볼티지 스케일링과 파워 게이팅을 통한 에너지 감소 기법
Energy Reduction using Dynamic Voltage Scaling and Power Gating
- 주제(키워드) Dynamic voltage scaling , Power gating
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 석사
- 학과 및 전공 일반대학원 컴퓨터공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000046452
- 저작권 서강대학교의 논문은 저작권 보호를 받습니다.
초록/요약
휴대용 기기의 보급 및 공정 기술의 발달로 인해 회로의 전력 소모를 줄이는 방법이 중요시 되고 있다. 본 논문에서는 회로의 에너지 소모를 최소화 하기 위해 DVS(dynamic voltage scailing) 기법과 파워 게이팅 기법 중 하나인 MTCMOS(multi-threshold CMOS) 기법을 함께 적용하는 방법을 제안하였다. 제안된 방법은 각 태스크의 데드라인에 따라 에너지 소모가 최소가 되도록 DVS를 적용한 뒤 유휴시간이 생기면 삽입된 슬립 트랜지스터를 이용해 회로를 슬립상태로 변화시켜 추가적으로 에너지 소모를 줄이는 방식이다. 실험은 Nangate freePDK 45nm 모델 라이브러리를 사용하여 6개의 회로에 대해 실행하였다. 기존의 DVS 방법과 비교하여 누설 전력은 평균 99.3% 줄일 수 있었고, 총 전력 소모량은 평균 5.56% 줄일 수 있었다
more초록/요약
Due to spead of mobile devices and technology scaling, power consumption of the circuit has become a important issue. In this thesis, energy reduction technique is proposed by using DVS(dynamic voltage scailing) and MTCMOS(multi-threshold CMOS) technique. The proposed method applies DVS technique based on the deadline of each task so that minimize energy consumption. After applying DVS, proposed method use the sleep transistor to reduce leakage energy while standby state. The proposed method is experimented with Nangate freePDK 45nm model library on various circuits. The experimental result shows that leakage power was reduced an average 99.3%, power consumption was reduced an average 5.56% compared with conventional DVS technique.
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