NAND Flash Memory Controller를 위한 (32640, 30720, 224) Iterative Folded Hamming Product Code 구현
(32640, 30720, 224) Iterative Folded Hamming Product Code for NAND Flash Memory Controller
- 발행기관 서강대학교 일반대학원
- 지도교수 지용
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000046445
- 저작권 서강대학교의 논문은 저작권 보호를 받습니다.
초록/요약
본 논문에서는 MLC(multi-level cell) 구조를 갖는 낸드 플래시 메모리(NAND flash memory) 시스템용 (32640, 30720, 224) iterative folded Hamming product 부호를 제안한다. (32640, 30720, 224) iterative folded Hamming product 부호는 (2048, 1920, 14) folded Hamming product 부호를 반복적으로 처리하는 과정을 포함하고 있으며, 4 Kbytes 페이지 데이터를 부호화한다. (2048, 1920, 14) folded Hamming product 부호는 8 bits 단위로 folded 된 256 bytes의 데이터를, 열 방향과 행 방향으로 Hamming 부호화 하는 product 방식으로 데이터를 처리하며, 랜덤 오류(random error)와 연집 오류(burst error)를 모두 수정 가능하게 한다. 이에 따라 folded Hamming product 부호는 최대 14 bits의 오류를 정정할 수 있으며, iterative folded Hamming product 부호는 총 224 bits의 오류 정정을 가능하게 한다. 제안된 부호는 Verilog-HDL 언어를 이용하여 구현하였으며, Altera Stratix II FPGA chip을 이용하여 성능을 실험하였다. FPGA chip에 실장된 제안된 부호는 51,260 개의 게이트로 구현되며, 396 MHz에서 동작할 때 3.17 Gbps의 데이터 처리용량과 27.4 mW의 소비 전력을 갖는다. 또한 기존의 Reed-Solomon(RS)부호와 비교하여 1.6 dB 부호화 이득(coding gain)을 얻을 수 있음을 확인하였다.
more초록/요약
This paper proposes an iterative folded Hamming product code for the multi-level cell (MLC) based NAND flash memory system. A (32640, 30720, 224) iterative folded Hamming product code encodes 4 Kbytes data by interactively executing a (2048, 1920, 14) folded Hamming product code. The data format of the (2048, 1920, 14) folded Hamming product code is determined by folding data by 8 bits (1 byte). The (2048, 1920, 14) folded Hamming product code is provided by encoding column-wise data bits and also row-wise data bits based on a (248, 240, 1) Hamming code. Hence, a folded Hamming product code is able to correct up to 14-bit errors and to support the iterative folded Hamming product code to make the correction of 224-bit errors. The proposed algorithm is implemented on an Altera Stratix II FPGA chip in a Verilog-HDL language with 51,260 gates. It provides the throughput of 3.17 Gbps and consumes the power of 27.4 mW when operated at the speed of 396MHz. Experimental results show that the proposed algorithm makes the enhancement of coding gain by 1.6 dB compared to that of a conventional Reed-Solomon (RS) code.
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