An 8b 250MS/s 0.13um CMOS ADC Using Variable References for VGA-to-WUXGA Scaler Chips
VGA-to-WUXGA Scaler 칩 응용을 위한 가변 기준전압 기반의 8비트 250MS/s 0.13um CMOS ADC
- 주제(키워드) 저전력 , scaler 칩 , 가변 기준전압 , 2단 기준전압 선택기법 , ADC
- 발행기관 서강대학교 일반대학원
- 지도교수 이승훈
- 발행년도 2011
- 학위수여년월 2011. 2
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000046384
- 저작권 서강대학교의 논문은 저작권 보호를 받습니다.
초록/요약
본 논문에서는 VGA에서 WUXGA 수준으로 변화하는 해상도를 갖는 scaler 칩의 AFE 응용을 위하여, 다양한 가변 기준전압을 사용하는 TFT-LCD용 8비트 250MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 2단 파이프라인 구조를 사용하여 높은 신호처리속도와 함께 전력소모 및 면적을 최적화하였다. 광대역 가변신호를 적절히 처리하는 SHA에는 gate-bootstrapping 회로를 사용하여 입력 한계치 신호변화에도 온-저항을 일정하게 유지하여 신호왜곡 없이 정확한 값을 샘플링 할 수 있도록 하였으며 gate-bootstrapping 회로에는 기존의 MIM 대신 MOS 커패시터를 사용하여 해당 면적을 70% 이상 줄였다. 제안하는 MDAC 커패시터 열은 높은 정합도를 갖는 1차원 대칭방식으로 레이아웃 하여 기존의 2차원 동심원 구조에 비해 커패시터열의 해당면적을 70% 이상 줄였다. 제안하는 온-칩 기준전류 및 전압 발생기는 하나의 외부 기준신호를 통해 bottom 쪽 내부 기준전압만을 가변적으로 설계하여 광대역 다양한 가변 입력신호를 적절히 처리한다. 최종 단에 사용되는 5비트 flash ADC에는 2단 기준전압 선택기법을 효율적으로 적용하여 소비되는 전력소모 및 면적을 줄였다. 제안하는 ADC는 0.13um 1P7M CMOS 공정으로 모의실험 하였으며, 시제품 제작 면적은 0.54mm^(2)이고, 전력소모는 1.2V 전원 전압에서 가변 입력범위에 따라 51.0mW에서 54.7mW 사이에 있다.
more초록/요약
This work proposes an 8b 250MS/s 0.13um CMOS pipeline ADC using variable references for VGA-to-WUXGA scaler chip front-end applications. The proposed ADC employs two-step pipeline architecture to optimize power consumption and chip area at a target resolution and sampling rate. The input SHA needs gate-bootstrapping circuits to keep the on-resistance of sampling switches constant and to sample input signals with least distortion for wide-range variable signal processing. MOS level-shifting capacitors in the SHA reduce the area of the gate-bootstrapping circuits by 70% compared to the conventional MIM capacitors. The proposed MDAC capacitor array is laid out with a highly matched one-dimensional symmetric architecture to save the area by 70% compared to the conventional common centroid architecture. The proposed on-chip current and voltage reference circuits generate variable bottom-side reference voltages with a top-side reference fixed using a single external signal for wideband variable input signal processing. The two-step reference selection scheme reduces power and area in the last stage 5b flash ADC. The simulated ADC in a 0.13um 1P7M CMOS technology occupies 0.54mm^(2) and consumes 51.0 to 54.7mW at a 1.2V supply.
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