하나의 기준전압을 사용하는 Range-Scaling 기법 기반의14비트 100MS/s 123mW 1.2mm2 0.13um CMOS A/D 변환기
A Range-Scaled 14b 100MS/s 123mW 1.2mm2 0.13um CMOS ADC Using a Single Reference
- 주제(키워드) 저전력 , 고해상도 , range-scaling 기법 , 2단 기준전압 선택기법 , 파이프라인 ADC
- 발행기관 서강대학교 공과대학 전자공학과 대학원
- 지도교수 이승훈
- 발행년도 2010
- 학위수여년월 2010. 8
- 학위명 석사
- 학과 및 전공 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000046101
- 본문언어 한국어
초록/요약
본 논문에서는 고해상도 및 고속신호처리 조건을 동시에 만족하면서 저전력 및 소면적을 요구하는 SDR 시스템 응용을 위한 14비트 100MS/s SHA-free 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 가지며, 첫 번째 단의 MDAC 및 FLASH ADC의 입력 단 스위치에는 동일한 게이트-부트스트래핑 회로를 적용하고 충분히 작은 시정수를 갖도록 하여 샘플링 신호의 부정합 및 왜곡 현상을 최소화하였다. 첫 번째 단의 입력 범위는 출력 범위의 두 배 크기를 가지되, 단 하나의 기준전압만을 사용하는 range-scaling 기법을 제안하여 낮은 전원 전압에서도 높은 신호 대비 잡음성능을 가지면서, 전체 ADC 칩 소모 전력의 대부분을 차지하는 광대역 기준전압 구동회로의 숫자를 반으로 줄였다. 제안하는 range-scaling 기법은 하나의 기준전압 및 스위치드-커패시터 회로만을 사용하여, 추가적인 보정기법을 사용하지 않고 기준전압 구동회로의 전압 여유 부족으로 인한 입력신호 범위 입력신호 범위 제한 문제를 해결하며, 최종 파이프라인 단에 사용되는 6비트 FLASH ADC에는 2단 기준전압 선택기법을 통해 소비전력 및 면적을 50% 정도 줄였다. 제안하는 ADC는 0.13um 1P6M CMOS 공정으로 모의실험하였으며, 시제품 면적은 1.2mm2이고, 모의실험 결과 전체 ADC는 1.2V 전원 전압에서 123mW의 전력을 소모한다.
more초록/요약
This work proposes a 14b 100MS/s SHA-free 0.13um CMOS four-step pipeline ADC for SDR systems simultaneously requiring high resolution, low power and small size at high speed. A gate-bootstrapping circuit of the input-sampling switches in the first-stage MDAC and FLASH sub-ranging ADC minimizes signal-sampling mismatch and distortion with a small enough time constant. The proposed ADC employs a range-scaled reference technique for high SNR and low power dissipation. A high SNR at a low supply voltage is obtained by making the input signal swing of the front-end stage twice as high as the output signal swing based on a single reference. The proposed range-scaled technique also halves the required number of power hungry wide-band reference buffers. The proposed range-scaling scheme without extra calibration uses only switched-capacitor circuits with a single reference while extending a limited input signal range due to insufficient voltage headroom as observed in the conventional reference buffers. The two-step reference selection technique in the last-stage 6b FLASH ADC reduces both power consumption and chip area by about 50%. The simulated ADC in a 0.13um 1P6M CMOS technology occupies 1.2mm2 and consumes 123mW at a 1.2V supply voltage.
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