누설 전력 감소를 위한 경로 탐색을 통한 슬립 트랜지스터 사이징과 지연 시간을 고려한 파워 게이팅
Sleep transistor sizing through path search and power gating considering delay constraint for reducing leakage power
- 주제(키워드) 누설 전력 감소를 위한 MTCMOS기법
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2010
- 학위수여년월 2010. 2
- 학위명 석사
- 학과 일반대학원 컴퓨터공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000045805
- 본문언어 한국어
- 저작권 서강대학교의 논문은 저작권에 의해 보호받습니다
초록/요약
본 논문에서는 클러스터 기반의 MTCMOS기법을 적용한 파워 게이팅(power gating) 기법을 제안한다. MTCMOS기법은 회로가 대기 상태에 있을 때 누설 전류를 효율적으로 줄일 수 있다. 제안된 방법은 슬립 트랜지스터의 크기를 최적화하기 위해 회로 내에 존재하는 게이트들의 천이 빈도와 게이트들의 경로 정보를 고려한다. 실험은 Nanagate freePDK 45nm model library를 사용하여 9가지의 회로를 실행 하였다. 결과는 슬립 트랜지스터를 사용하지 않는 구조와 게이트의 천이빈도와 경로 정보를 고려하지 않고 클러스터를 구성하는 구조에서 비교한 것이다. 슬립 트랜지스터가 없는 구조보다는 평균 75%, 기존의 방법보다는 평균 5.3% 향상된 누설 전력 차단효과를 보였으며, 제안된 방법을 사용했을 때 평균 28.3%의 슬립 트랜지스터 면적 절감 효과를 얻을 수 있었다.
more초록/요약
In this thesis, the power gating using a cluster-based MTCMOS(Multi-Threshold CMOS) technique is proposed. MTCMOS can efficiently reduce the leakage current when a circuit is in the standby state. The proposed method considers the transition frequency of gates which represents how frequently a part of circuit is used and the path information of gates to optimize the size of sleep transistor. The method is experimented with Nangate freePDK 45nm model library on various circuits. The results were compared with ST-free design which does not use the sleep transistor and the previous method which does not consider the path information and transition frequency of circuit. The result shows that the new method in this thesis was 75% more effective than ST-free structure and 5.3% more effective than previous method on the average for reduction of leakage power. In addition, the reduction of sleep transistor area was 28.3%.
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