A 12b 100MS/s 19.3mW 0.13um CMOS ADC for Low-Power Mobile Applications
- 주제(키워드) ADC , 파이프라인 , SHA-free , 서브레인징
- 발행기관 서강대학교 일반대학원 전자공학과
- 지도교수 이승훈
- 발행년도 2010
- 학위수여년월 2010. 2
- 학위명 석사
- 학과 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000045663
- 본문언어 한국어
- 저작권 서강대학교의 논문은 저작권에 의해 보호받습니다
초록/요약
본 논문에서는 DVB-H, DVB-T, SDMB 및 TDMB 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 모바일 영상 시스템 응용을 위한 12비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 3단 파이프라인 구조의 ADC는 각 단에서 결정하는 비트수를 최적화하고 핵심회로를 공유함으로써, 12비트 해상도에서 높은 신호처리속도와 함께 전력 소모 및 면적을 최소화하였다. 입력 단 SHA-free 회로에는 디지털 컨트롤 신호를 통해 지연 시간을 조절하는 간단한 타이밍 회로기법을 적용하였다. 첫 번째 단의 MDAC 및 FLASH ADC의 입력 단 스위치에는 동일한 게이트-부트스트래핑 회로를 적용하여 샘플링 부정합 현상을 최소화하는 동시에 신호의 왜곡없이 입력 신호를 샘플링할 수 있도록 하였다. 첫 번째 및 두 번째 MDAC 사이에 적용된 증폭기 공유기법은 기존의 증폭기 공유 시 입력 단을 리셋하지 않아 발생하였던 메모리 효과를 제거하기 위해 두개의 입력 단을 사용하였으며, 위상 일부가 중첩된 클록을 사용하여 스위칭 동안 발생하는 글리치를 최소화하여 출력 신호의 정착 시간 지연 문제를 줄였다. 최종 단에 사용되는 6비트 FLASH ADC에는 효과적인 기준 전압 스위칭 방법을 적용하는 2단 sub-ranging 기법을 통해 소비되는 전력 및 면적을 50% 정도 줄였다. 또한, 오픈 루프 옵셋 샘플링을 적용한 2단 프리앰프 구조는 비교기의 입력 단으로 전달되는 래치의 킥-백 잡음을 줄이는 동시에 옵셋의 영향을 최소화할 수 있도록 하였다. 제안하는 ADC는 0.13um 1P7M CMOS 공정으로 모의 실험하였으며, 레이아웃된 면적은 0.92 mm2이고, 전체 ADC는 1.0V 전원 전압에서 19.3mW의 전력을 소모한다.
more초록/요약
This work proposes a 12b 100MS/s 0.13um CMOS ADC for battery-powered mobile video applications such as DVB-Handheld (DVB-H), DVB-Terrestrial (DVB-T), Satellite DMB (SDMB), and Terrestrial DMB (TDMB) requiring high resolution, low power, and small size at high speed. The proposed three-step pipeline ADC employs optimized multi-bits per stage and shares main circuits to minimize power consumption and chip area at the target resolution and sampling rate. The SHA-free input sampling circuits are implemented with a simple timing scheme based on digitally controlled timing delay circuits. A gate-bootstrapping circuit is used to control the on-resistance of the sampling switches between first stage MDAC and FLASH ADC to minimize sampling mismatch and to enhance linearity. Switched op-amp sharing technique with two input pairs suppress a conventional memory effect by a reset process at the input nodes of amplifiers. Moreover, slightly overlapped clock reduces the turn-on time delay problem and achieves fast settling behavior. The two-step operation of the last-stage 6b sub-ranging FLASH ADC reduces both the power consumption and chip area by about 50% with cost-effective reference selection switching schemes. Offset insensitive two-stage pre-amps with open-loop sampling ensure at once no kickback-noise referred to the differential input stage of 6b FLASH ADC and system accuracy improvement. The simulated ADC in a 0.13um 1P7M CMOS technology occupies 0.92mm2 and consumes 19.3mW at a 1.0V supply.
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