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A 10b 100MS/s Low-Power 0.18um CMOS ADC Sharing Numerous On-Chip Active and Passive Components

초록/요약

본 논문에서는 전력 소모 및 면적을 최적화하기 위해 다양한 회로 공유 기법을 효율적으로 적용한 10비트 100MS/s CMOS 3단 파이프라인 ADC를 제안한다. 두 개의 연속되는 MDAC 사이에는 스위치 저항과 메모리 효과를 제거한 증폭기 공유 기법을 제안하고, 세 개의 flash ADC 사이에는 하나의 저항열만을 공유하는 동시에 두 번째와 세 번째 flash ADC 사이에는 프리앰프를 공유하여 소모되는 전력 및 면적을 최소화하였다. 각 flash ADC에는 보간 기법을 사용하여 요구되는 프리앰프의 수를 절반으로 줄였으며, 프리앰프 공유 기법으로 인한 킥-백의 영향을 최소화하기 위해 입력과 출력단을 분리한 래치를 사용하여 킥-백 잡음의 영향을 최소화하였다. 디지털 블록들은 1.2V에서 1.8V까지의 전원에서 동작하도록 설계하여 추가적인 전력 소모를 줄이는 효과를 얻도록 하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.58LSB, 0.84LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 54.2dB의 SNDR과 68.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 0.80mm2이며, 1.8V 전원 전압과 100MS/s의 동작 속도에서 24.2mW의 전력을 소모하여 0.58pJ/conv-step의 FoM을 갖는다.

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초록/요약

This work describes a 10b 100MS/s CMOS three-stage pipeline ADC with various circuit sharing techniques to optimize the overall power consumption and chip area. Two successive MDACs share an op-amp without any additional MOS switches connected in series while removing the memory effect. The flash ADCs use only one resistor ladder while the second and third flash ADCs share all pre-amplifiers to minimize the power consumption and chip area. The interpolation technique implemented in each flash ADC halves the required number of pre-amplifiers and an input-output isolated dynamic latch reduces the increased kick-back noise caused by the pre-amplifier sharing. In addition to the circuit sharing schemes, digital blocks are designed to operate down to 1.2V power supply. The prototype ADC in a 0.18um 1P6M CMOS technology demonstrates the measured DNL and INL within 0.58LSB and 0.84LSB, respectively. The ADC shows a maximum SNDR of 54.2dB and a maximum SFDR of 68.8dB at 100MS/s, respectively. The ADC with an active die area of 0.80mm2 consumes 24.2mW at 100MS/s and a 1.8V power supply, corresponding to a FoM of 0.58pJ/conv-step.

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