12b 100MS/s 0.13um CMOS A/D and D/A Converters for Wireless Communications
- 주제(키워드) ADC , DAC , CMOS , low power , small area
- 발행기관 서강대학교 일반대학원 전자공학과
- 지도교수 이승훈
- 발행년도 2010
- 학위수여년월 2010. 2
- 학위명 석사
- 학과 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000045660
- 본문언어 중국어
- 저작권 서강대학교의 논문은 저작권에 의해 보호받습니다
초록/요약
본 논문에서는 무선 통신 시스템 응용을 위한 12비트 100MS/s ADC 및 DAC를 제안한다. 제안하는 12비트 100MS/s ADC 및 DAC는 0.13um CMOS 공정으로 제작되었으며 저전력, 소면적 구현을 위한 다양한 기법들을 적용하였다. 우선, 제안하는 ADC는 12비트 100MS/s의 높은 해상도와 신호처리속도를 구현하기 위하여 3단 파이프라인 구조를 적용하였으며, 전력소모를 줄이기 위해 기존의 고속, 고해상도 파이프라인 ADC에서 가장 전력소모가 큰 MDAC의 증폭기를 공유하였다. 또한, 첫 번째 및 두 번째 flash ADC들의 저항 열을 공유하고, 파이프라인의 마지막 단 flash ADC에는 2단 sub-ranging 구조를 적용함으로써 전력소모와 면적을 기존의 구조에 비해 절반 수준으로 줄였다. 한편, 본 논문의 DAC는 고속, 고해상도 구현을 위하여 전류구동방식을 채택하였고, 전류구동방식 DAC에서 가장 큰 면적을 차지하는 전류 셀의 크기를 줄이기 위하여 다중 국부 정합 기법을 제안하였으며 작은 크기의 MOS 트랜지스터로 높은 출력 저항을 얻을 수 있는 이중-캐스코드 전류 셀을 사용하였다. 제안하는 ADC는 1.0V의 전원전압에서 24.8mW의 전력만을 소모하며 면적은 0.92mm2로 현재 제작중이다. 제안하는 DAC의 면적은 0.13mm2에 불과하며, 시제품 측정결과 3.3V의 전원전압에서 DNL 및 INL은 각각 최대 -3.12LSB, -3.01LSB 수준이고, SFDR은 100MS/s의 동작 속도에서 최대 58.6dB이다.
more초록/요약
This work proposes 12b 100MS/s ADC and DAC for wireless communication applications. The proposed ADC and DAC implemented in 0.13um CMOS technology is based on various techniques to reduce power consumption and chip area. The proposed ADC employs a three-step pipeline architecture to acquire the required high resolution and speed. Amplifiers of two successive MDACs which is the most power hungry circuit is shared to minimize power consumption. The resistor string of the first and second flash ADCs is shared while a two-step sub-ranging architecture implemented in the back-end flash ADC halves the required number of comparators. The proposed DAC is based on a current-steering structure to implement the high resolution and speed. To reduce the area of current cells, the proposed multi-local matching technique is adopted. To obtain high output resistance of current cell with small size MOS transistor, double-cascode structure is employed. The proposed ADC consumes only 24.8mW in 1.0V supply and the active die area is 0.92mm2. The prototype DAC occupies a die area of only 0.13mm2 while the measured DNL and INL with a 3.3V supply are -3.12LSB and -3.01LSB, respectively. At 100MS/s conversion rate, the maximum SFDR is 58.6dB.
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