Architecture-Aware LDPC 부호를 위한 고속 복호기 설계에 관한 연구
A Study on the Design of High-Throughput Decoders for Architecture-Aware LDPC Codes
- 주제(키워드) Low Density Parity Check (LDPC) Code , DVB-S2 , IEEE 802.16e , IEEE 802.11n , Layered Belief Propagation , Architecture Aware
- 발행기관 서강대학교 일반대학원
- 지도교수 황선영
- 발행년도 2010
- 학위수여년월 2010. 2
- 학위명 박사
- 학과 일반대학원 전자공학과
- 실제URI http://www.dcollection.net/handler/sogang/000000045653
- 본문언어 한국어
- 저작권 서강대학교의 논문은 저작권에 의해 보호받습니다
초록/요약
본 논문은 높은 전송률을 갖는 DVB-S2, IEEE 802.16e, IEEE 802.11n 표준에 적용된 AA (Architecture-Aware) LDPC 부호에 적합한 LDPC (Low-Density Parity-Check) 복호기 구조를 제안한다. 제안한 복호기 구조는 병렬화 정도에 따라 비례적으로 증가하는 면적을 줄이기 위해 패리티 검사 행렬의 quasi-cyclic 특성에 맞추어 비트노드와 체크노드가 노드 그룹들로 클러스터되었다. 전송률을 높이기 위해 비트노드 그룹과 체크노드 그룹을 교대로 연산하도록 구현된 병렬로 여러 개의 메시지를 입력 받는 UPM (Unified-node processing module)이 설계되었다. 효율적인 메시지 연산을 위해 파이프라인하여 메시지를 연산 모듈에 전달하도록 설계하였다. IEEE 802.16e 표준을 위한 LDPC 복호기의 실험 결과 제안한 구조는 6% 감소된 면적에서 이전 구조에 비해 45% 증가된 522Mbps의 전송률을 보인다.
more초록/요약
This thesis proposes a novel high-throughput LDPC (Low-Density Parity-Check) decoder architecture for AA (Architecture-Aware) LDPC code, which is adopted to the standard of DVB-S2, IEEE 802.16e and IEEE 802.11n. In the proposed decoder architecture, bitnodes and checknodes are clustered into respective node groups by utilizing the quasi-cyclic property of parity check matrix for reduction of area which may increase considerably depending on degree of parallelism. Unified-node processing modules are designed each of which accepts several messages in parallel and implements layered belief propagation by performing computations for a set of bitnode groups and a checknode group alternatingly to increase throughput in the architecture. For efficient message processing, memory system is designed to supply the modules with messages in pipelined fashion. Experimental results of the proposed decoder architecture for IEEE 802.16e standard exhibit the throughput of 522 Mbps, 45 % improvement over previous architecture, with 6% decrease in area.
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