다중 입력 변화의 시간적 근접성을 고려한 게이트 지연 시간 모델
A Gate Delay Model Considering Temporal Proximity of Multiple Input Switching
- 주제(키워드) 다중 입력 변화 , 시간적 근접성 , 지연 시간 모델
- 발행기관 서강대학교 일반대학원
- 지도교수 김주호
- 발행년도 2009
- 학위수여년월 2009. 2
- 학위명 석사
- 실제URI http://www.dcollection.net/handler/sogang/000000044905
- 본문언어 한국어
초록/요약
Since the CMOS process technology became scaled and developed, the performance of the circuit has been enhanced. The analysis of timing and power through the precise delay model cell characterization puts a significant impact on the performance enhancement. Conventional cell characterization does not consider Multiple Input Switching(MIS) and only considers a Single Input Switching(SIS). When we consider MIS, there is maximum 46% difference in gate delay by the experiment in comparison to the delay only considering SIS. We propose a delay variation model and a gate delay model considering temporal proximity of MIS. Using the proposed model and the delay analyzed by cell characterization, we calculate the gate delay which changes due to temporal proximity of MIS. The proposed method compares the error rate by SPICE based Monte Carlo simulations. It shows an error rate within average of 5% compares to SPICE based Monte Carlo simulations. Moreover, we compare the proposed method with the Static Timing Analysis(STA) and SPICE based Monte Carlo simulations using ISCAS C17 circuit. STA and SPICE based Monte Carlo simulations show the circuit delay difference of 30.40%, and the proposed method and the SPICE based Monte Carlo simulations show an average of 2.06% error rate.
more초록/요약
CMOS 공정 기술이 미세화되고, 발달함에 따라 회로의 성능은 더욱 향상되었고, 정확한 지연 시간 모델은 회로의 성능 향상에 큰 영향을 미치게 되었다. 기존의 셀 특성 분석은 단일 입력 변화(Single Input Switching)에 대한 분석으로 두 개 이상의 입력 변화(Multiple Input Switching)는 고려하지 않았다. 다중 입력 변화를 고려하여 셀 특성 분석을 할 경우 입력 신호들의 시간적 근접성(Temporal Proximity)에 따른 영향이 발생하는데, 이는 최대 46%까지 게이트 지연 시간 변화에 영향을 미치게 된다. 본 논문에서는 다중 입력 변화에서 지연 시간에 변화를 주는 시간적 근접성에 따른 영향을 모델링하였고, 그에 따른 지연 시간 변화량을 예측하여 보다 정확한 게이트 지연 시간을 계산하였다. 제안된 모델은 2-input NAND 게이트 지연 시간을 Monte Carlo 기반의 SPICE 시뮬레이션과 비교하여 오차율을 비교하였고, ISCAS C17 회로에 대하여 정적 시간 분석과 SPICE 시뮬레이션의 지연 시간 차이와 제안된 모델과의 오차율을 비교하였다. 게이트 지연 시간의 경우, SPICE 시뮬레이션 대비 평균 5% 이내의 오차율을 보였고, ISCAS C17 회로의 경우 회로 지연 시간은 SPICE 시뮬레이션 대비 평균 2.06%의 오차율을 보였다.
more목차
제 1 장 서론 = 1
제 2 장 이론적 배경 = 5
2.1 셀 특성 분석 = 5
2.2 다중 입력 변화의 시간적 근접성에 따른 영향 = 7
2.3 Radial Basis Function (RBF) = 11
제 3 장 다중 입력 변화의 시간적 근접성에 따른 영향 모델링 = 13
3.1 시간적 근접성의 영향 구간 모델링 = 13
3.2 시간적 근접성에 따른 지연 시간 변화량 모델링 = 15
3.3 로드 커패시턴스와 입력 천이 시간에 따른 최대 지연 시간 변화량 모델링 = 21
제 4 장 실험 결과 및 분석 = 26
제 5 장 결론 및 추후과제 = 31
참고문헌 = 33
그림목차
2.1 NAND 게이트 셀 특성 분석 = 5
2.2 다중 입력 변화에서의 셀 특성 분석(Gate Level) = 6
2.3 다중 입력 변화의 시간적 근접성 = 8
2.4 상승 출력에서의 지연 시간 변화 = 9
2.5 하강 출력에서의 지연 시간 변화 = 10
3.1 다중 입력 변화에서의 지연 시간 변화 시점 = 14
3.2 로드 커패시턴스에 따른 지연 시간 변화 시점 = 15
3.3 다중 입력 변화와 단일 입력 변화에서의 지연 시간 차이 = 16
3.4 다중 입력 변화에서 시간적 근접성에 따른 지연 시간 변화 = 17
3.5 시간적 근접성에 따른 지연 시간 변화량 = 18
3.6 Input Slew와 Load Capacitance에 따른 지연 시간 변화량(A dominant) = 20
3.7 Input Slew와 Load Capacitance에 따른 지연 시간 변화량(B dominant) = 20
3.8 지연 시간의 최대 변화량 참조 행렬 = 22
3.9 참조 행렬의 구성 = 23
3 1 0 최대 지연 시간 변화량의 좌표 = 24
3.11 최대 지연 시간 변화량의 표면 방정식 = 25
4.1 지연 시간 변화량 비교 = 27
4.2 ISCAS C17 회로 = 29
표목차
4.1 시간적 근접성에 따른 오차율 비교 = 28
4.2 ISCAS C17 회로 에러율 비교 = 29
