Power Supply Noise Reduction by Clock Scheduling Using Current Waveform Estimation from Cell Library
- 주제(키워드) power supply noise , clock scheduling , cell library , simulated annealing
- 발행기관 서강대학교 대학원
- 지도교수 김주호
- 발행년도 2009
- 학위수여년월 2009. 2
- 학위명 석사
- 실제URI http://www.dcollection.net/handler/sogang/000000044884
- 본문언어 영어
초록/요약
As technology progresses, power supply noise, such as IR-drop and L*di/dt drop, has become a major concern in power distribution network design. Power supply noise is fundamentally caused by large current peaks. Since large current peaks are induced by simultaneous switching of many circuit elements, power supply noise can be minimized by deliberate clock scheduling which utilizes nonzero clock skew in early design stages. In this thesis, nonzero skew clock scheduling is used to avoid the large peak current and consequently reduce power supply noise. While previous approaches require extra characterization efforts to acquire supply current waveform of circuits, this thesis approximates gate-level current waveform only with existing cell library information. Using the estimated peak current value for each feasible clock schedule, a simulated annealing based algorithm is performed to find the clock schedule that shows the minimum peak current. Experimental results on ISCAS89 benchmark circuits show that the proposed method can effectively reduce the peak current.
more초록/요약
회로가 미세화되고 회로의 집적도가 증가하면서, IR-drop과 L*di/dt drop과 같은 파워 서플라이 노이즈를 최소화하는 것은 회로 설계에서 중요한 문제로 대두되었다. 파워 서플라이 노이즈는 근본적으로 회로 내의 여러 구성 요소들이 동시에 스위칭하는 것에 의한 과도한 순간 전류 요구로부터 발생한다. 이에 착안하면, non-zero clock skew를 활용한 클럭 스케쥴링을 통해 파워 서플라이 노이즈를 하이 레벨에서 최소화할 수 있다. 기존의 연구들은 파워 서플라이 노이즈를 최소화하는 클럭 스케쥴을 찾기 위해 회로의 공급 전류 파형을 예측하고, 최대 공급 전류가 낮은 클럭 스케쥴을 선택한다. 하지만 이를 위해 각 게이트의 공급 전류 파형을 미리 시뮬레이션을 통해 분석해 두어야 하는 단점이 있다. 본 논문에서는 이미 존재하는 셀 라이브러리 상의 정보를 이용하여, 각 게이트의 공급 전류 파형을 추정하는 방법을 제안한다. 이는 추가적인 시뮬레이션이 필요하지 않고 이미 존재하는 정보만을 사용하므로, 기존의 칩 디자인 방법에 쉽게 적용될 수 있다. 회로의 주어진 타이밍 제약 조건을 해치지 않는 실현 가능한 클럭 스케쥴들에 대해서 제안된 방법으로 최대 전류 요구량을 예측하고, 제안된 시뮬레이티드 어닐링 기반의 알고리즘을 통해 그 값이 가장 작은 클럭 스케쥴을 선택함으로써 파워 서플라이 노이즈를 감소시킬 수 있다. 실험 결과를 통해 제안된 방법의 효용성과 유용성을 알 수 있다.
more목차
1. Introduction = 1
2. Background = 4
2.1 Overview = 4
2.2 Problem Formulation = 5
2.3 Constraint Graph = 6
2.4 Current Profiles and Current Waveform = 8
3. Power Supply Noise Reduction = 9
3.1 Gate-Level Current Waveform Estimation = 9
3.1.1 Current Profile Estimation from Cell Library = 10
3.1.2 Current Waveform Estimation = 14
3.2 Proposed Algorithm for Power Supply Noise Reduction = 16
4. Experimental Results = 20
5. Conclusion = 23
References = 24
List of Figures
Figure 1. Voltage fluctuation in power grid due to power supply noise = 1
Figure 2. Power supply noise reduction by clock scheduling = 2
Figure 3. Constraint graph = 6
Figure 4. Current profiles and current waveform = 8
Figure 5. Internal power table in cell library = 10
Figure 6. Four parameters to represent triangular waveform = 11
Figure 7. Clustering of ISCAS89 s27 = 14
Figure 8. Current waveforms of clusters in ISCAS s27 = 15
Figure 9. Horizontal Shift of cluster waveforms = 17
Figure 10. Pseudocode of the proposed algorithm = 18
Figure 11. Zero-skew and optimal clock schedule = 21
List of Tables
Table 1. FORMULAS TO DERIVE PARAMETERS = 12
Table 2. EXPERIMENTAL RESULTS OF BENCHMARK CIRCUITS = 21
Table 3. COMPARISON WITH THE PREVIOUS SIMULATION-BASED METHOD = 22