A 0.31pJ/conv-step 13b 100MS/s 0.13um CMOS ADC for 3G Communication Systems
- 발행기관 서강대학교 전자공학과 대학원
- 지도교수 이승훈
- 발행년도 2009
- 학위수여년월 2009. 2
- 학위명 석사
- 실제URI http://www.dcollection.net/handler/sogang/000000044829
- 본문언어 한국어
초록/요약
This work proposes a 13b 100MS/s 0.13um CMOS ADC for 3G communication systems such as two-carrier W-CDMA applications simultaneously requiring high resolution, low power, and small size at high speed. The proposed ADC employs a four-step pipeline architecture to optimize power consumption and chip area at the target resolution and sampling rate. Area-efficient high-speed high-resolution gate-bootstrapping circuits are implemented at the sampling switches of the input SHA to maintain signal linearity over the Nyquist rate even at a 1.0V supply operation. The cascode compensation technique on a low-impedance path implemented in the two-stage amplifiers of the SHA and MDAC simultaneously achieves the required operation speed and phase margin with more reduced power consumption than the Miller compensation technique. Low-glitch dynamic latches in sub-ranging flash ADCs reduce kickback-noise referred to the differential input stage of the comparator by isolating the input stage from output nodes to improve system accuracy. The proposed low-noise current and voltage references based on triple negative T.C. circuits are employed on chip with optional off-chip reference voltages. The prototype ADC in a 0.13um 1P8M CMOS technology demonstrates the measured DNL and INL within 0.70LSB and 1.79LSB, respectively. The ADC shows a maximum SNDR of 64.5dB and a maximum SFDR of 78.0dB at 100MS/s, respectively. The ADC with an active die area of 1.22mm2 consumes 42.0mW at 100MS/s and a 1.2V supply, corresponding to a FOM of 0.31pJ/conv-step.
more초록/요약
본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소모 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지면서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 온도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 1.22mm2이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.
more목차
Ⅰ. 서론 = 1
Ⅱ. 제안하는 13비트 100MS/s ADC 전체 구조 = 6
Ⅲ. 제안하는 ADC 주요 회로 설계 기법 = 9
3.1 면적 효율성을 갖는 게이트-부트스트래핑 회로 = 9
3.2 캐스코드 주파수 보상기법을 사용하는 2단 증폭기 = 13
3.3 낮은 킥-백 잡음을 갖는 래치 기반의 flash ADC 비교기 = 19
3.4 음의 온도계수만을 사용하는 온-칩 CMOS 기준회로 = 23
Ⅳ. 시제품 ADC 제작 및 성능 측정 = 28
Ⅴ. 결론 = 35
참고문헌 = 37
그림차례
그림 1. 최근 발표된 50MS/s 이상의 동작속도를 갖는 12-14비트 ADC의 FOM = 4
그림 2. 제안하는 13비트 100MS/s 0.13um CMOS ADC = 8
그림 3. 면적 효율성을 갖는 고속 고해상도 게이트-부트스트래핑 회로 = 11
그림 4. 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 = 16
그림 5. Miller 주파수 보상 기법과 캐스코드 주파수 보상 기법의 성능 비교 : (a) 주파수 영역 모의실험 결과 및 (b) 시간 영역 모의 실험 결과 = 17
그림 6. 제안하는 킥-백 잡음 발생을 줄인 동적 래치 : (a) 기존의 래치 회로 및 (b) 제안하는 래치 회로 = 21
그림 7. 래치의 모의실험 결과 : (a) 기존의 래치 회로 및 (b) 제안하는 래치 회로 = 22
그림 8. 제안하는 온-칩 기준 전류 및 전압 발생기 = 26
그림 9. 제안하는 13비트 100MS/s 0.13um CMOS ADC 시제품 칩 사진 (1.34mm×0.91mm) = 30
그림 10. 시제품 ADC의 측정된 DNL 및 INL = 31
그림 11. 시제품 ADC의 측정된 FFT 신호 스펙트럼 (1/4fs 다운 샘플) = 32
그림 12. 시제품 ADC의 측정된 동적 성능 : (a) 샘플링 및 (b) 입력 주파수에 따른 SFDR 및 SNDR = 33
표차례
표 1. 최근 발표된 100MS/s 수준에서 동작하는 12-14비트 CMOS ADC 성능 비교 = 5
표 2. 기존 및 제안하는 게이트 부트스트래핑 회로의 동작 성능 비교 = 12
표 3. Miller 주파수 보상 기법과 캐스코드 주파수 보상 기법의 폴-제로 분석 = 18
표 4. 기존 및 제안하는 기준 전류 및 전압 발생기의 상대적인 성능 비교 = 27
표 5. 시제품 ADC 성능 요약 = 34
