임베디드 시스템을 위한 가상 이더넷 통신 시스템의 설계 및 구현
Design and Implementation of Virtual Ethernet Communication for Embedded Systems
- 주제(키워드) 임베디드 , 가상 이더넷
- 발행기관 서강대학교 정보통신대학원
- 지도교수 황선영
- 발행년도 2009
- 학위수여년월 2009. 2
- 학위명 석사
- 실제URI http://www.dcollection.net/handler/sogang/000000044823
- 본문언어 한국어
초록/요약
본 논문에서는 이더넷과의 통신 시 latency를 줄이고 프로세서의 효율을 향상 시킬 수 있는 가상 이더넷 통신 시스템의 설계와 구현을 한다. 제안한 시스템에서는 이더넷과 효율적인 통신이 가능하도록 VHDL로 구현된 DPRAM의 하드웨어에 최적화된 가상 이더넷 드라이버를 각각의 임베디드 운영체제에 맞게 설계하였다. 제안한 시스템에서는 다양한 임베디드 운영체제에서 프로세서간의 통신 시에 중간 프로세서에서 응용계층에서의 스위칭이 아닌 커널레벨의 스위칭이 가능하도록 하였다. 본 논문에서 제안한 방식이 기존방식에 비해 latency 및 processor load에서 우수한 결과를 보였다. 측정결과 제안한 방식이 26.8% latency 감소 효과와 프로세서의 processor load는 54.0% 감소 효과를 보였다.
more초록/요약
In this study, we propose an architecture of virtual ethernet communication systems to reduce latency and increase efficiency of processors for embedded systems with ethernet. It was designed to enable processors to communicate more effectively with ethernet using VHDL by adjusting virtual ethernet driver to be optimized for the DPRAM and embedded operating systems. The architecture makes the intermediate processor with ethernet and DPRAM capable of kernel-level switching for operating over various embedded operating systems. Comparison with the existing methods indicates that the proposed method improves on latency and processor load. Experimental results show that reduces packet latency are reduced by 26.8% and processor load by 54.0% respectively.
more목차
제1장 서론 = 10
제1절 연구배경 = 10
제2절 연구목적 = 12
제3절 연구방법 = 14
제2장 관련이론 및 배경 = 16
제1절 IPC (Inter-Process Communication) = 16
제2절 Virtual ethernet = 18
제3절 DPRAM 통신 시스템의 적용사례 = 21
제3장 가상 이더넷 통신 시스템의 설계 = 25
제1절 가상 이더넷 통신 시스템의 개관 = 25
제2절 DPRAM의 설계 = 29
제3절 DPRAM 통신을 위한 소프트웨어 설계 = 32
제4절 가상 이더넷 드라이버 설계 = 35
제4장 실험결과 = 42
제1절 실험환경 = 42
제2절 실험결과 = 44
제5장 결론 및 향후과제 = 47
참고문헌 = 49
표목차
표 1. 패킷 사이즈별 latency 측정결과. = 44
표 2. 패킷 사이즈별 processor load 측정결과. = 45
그림목차
그림 1. Vmware 가상 네트워크 구조. = 19
그림 2. CDMA 프로세서간 DPRAM 통신 구조. = 22
그림 3. DPRAM 통신 시스템 구조 = 23
그림 4. 가상 이더넷 통신 시스템 구조. = 26
그림 5. 가상 스위칭 레이어 트래픽 전송 구조. = 27
그림 6. DPRAM 타겟 시스템의 구조. = 29
그림 7. DPRAM 내부 FPGA 구조. = 30
그림 8. 가상 이더넷 통신 구조. = 32
그림 9. Vxworks 5.5 이더넷 드라이버 송신 함수. = 36
그림 10. Vxworks 5.5 이더넷 드라이버 수신 함수. = 37
그림 11. eCos 이더넷 드라이버 송신 함수. = 38
그림 12. eCos 이더넷 드라이버 수신 함수. = 39
그림 13. 리눅스 이더넷 드라이버 함수. = 40
그림 14. 실험환경. = 42
