처리율 향상을 위한 circular방식의 병렬 터보 복호기 설계 : Design of Circular Parallel Turbo Decoder for High Throughput
- 발행기관 서강대학교 대학원
- 지도교수 임종석
- 발행년도 2008
- 학위수여년월 2008. 8
- 학위명 석사
- 학과 및 전공 컴퓨터학과
- 식별자(기타) 000000108526
- 본문언어 한국어
목차
현대의 통신 서비스는 대용량의 데이터의 고속 전송을 요구한다. 오류 정정 부호로 개발된 터보 코드는 섀넌의 이론적 한계에 근접하는 우수한 성능으로 인하여 여러 통신 시스템에 널리 적용되고 있으며 현재 IMT-2000의 표준으로 채택된 상태이다.고속의 데이터 통신을 요구하는 환경에서 터보 복호기의 반복 복호로 인한 지연 시간의 최소화를 위하여 터보 코드의 병렬 복호 방법이 사용되며, 처리율의 향상을 위하여 이중 버퍼 구조를 이용한 복호의 파이프라이닝 방법이 사용 된다. 기존의 이중 버퍼 구조를 이용한 파이프라이닝 방법은 짧은 길이의 패킷의 처리에 있어서 입력과 출력에 소요되는 시간 대비 복호시간이 훨씬 길기 때문에 패킷의 길이가 짧을수록 낮은 처리율을 보인다.본 논문에서는 병렬 터보 복호기에서 패킷의 복호에 사용하지 않는 복호 모듈들을 또 다른 패킷의 복호에 사용할 수 있도록 하는 방법을 제안한다. 제안하는 방법은 복호기로 입력되는 패킷을 복호기 내부의 복호모듈에 circular한 형태로 할당하는 특성을 가진다. 본 논문에서는 circular 형태로 복호기를 제어하기 위한 복호기의 데이터 패스와 제어기의 구성 및 제어 방법을 보인다.제안하는 복호기는 연속된 동일한 길이의 패킷 처리 시 대부분의 길이의 패킷에 대하여 99%이상의 높은 효율을 보인다. 또한 연속된 다양한 임의의 길이의 패킷 처리 시 평균 80%이상의 높은 효율을 보이며 이는 기존의 복호기가 가지는 40% 미만의 효율에 비하여 100% 이상의 처리율의 향상이다. 설계한 복호기는 Xilinx ISE 8.2i에서 합성되었으며 80MHz 동작 주파수에서 동작 한다.
목차
Current telecommunication services require the fast transformation of lots of data. Turbo code which have been invented as an Error Correction Code have been being applied in many telecommunication systems and have been adopted as the standard of IMT-2000 at present due to its performance near the Shannon''s limit. Parallel decoding schemes have been used for the minimization of decoding time in the circumstance requiring the fast data transformation and the pipelining methods using double buffers have been used for the improvement of throughput. The existing pipelining methods process with very poor throughput for short packets because the decoding time for them is much longer than the input time or the output time. In this paper, we propose the new method that makes the unused decode modules for the decode of the inputted packet usable for the decode of the other packets. It has the characteristics that the inputted packets are allocated in the Circular form to the decode modules insides of the decoder. We present the design of datapath and controller and show the control algorithms. The decoder proposed in this paper processes with the efficiency over 99% for the continuous packets with the same lengths. And it processes with the efficiency over 80% for the continuous packets with the random lengths. It shows the improvement of efficiency over 100% compared to the existing method''s efficiency lower than 40%. The decoder designed in this paper has been synthesised in Xilinx ISE 8.2i and works on 80MHz.
