결합 변수를 이용한 2차 게이트 지연시간 모델 : A Second-Order Gate Delay Model with Combined Variables
- 발행기관 서강대학교 대학원
- 지도교수 김주호
- 발행년도 2008
- 학위수여년월 2008. 2
- 학위명 석사
- 학과 및 전공 컴퓨터학
- 식별자(기타) 000000107833
- 본문언어 한국어
목차
CMOS 기술이 발전함에 따라 공정 변이에 대한 고려의 중요성은 나날이 증가하고 있다. 이에 게이트 지연시간에 미치는 공정 변이의 영향을 분석하기 위해 게이트 지연시간의 확률적 모델이 주로 사용되고 있다. 게이트 지연시간 모델 중 대표적인 1차 게이트 지연시간 모델은 공정 변이의 변화폭 즉, 분산이 커짐에 따라 정확도가 감소한다는 문제점이 존재한다. 그러므로 본 논문에서는 공정 변이의 분산이 커짐에도 정확도를 유지할 수 있는 2차 게이트 지연시간 모델을 제안한다.
2차 항들의 추가로 인해 증가되는 게이트 모델에 포함되는 변수의 수를 최소화하기 위해 확률적으로 결합된 변수들과 민감도를 사용하며 이를 통해 inter-/intra-chip 변이성 외에 intra-gate 변이성도 고려한다. 또한 게이트 지연시간의 worst-case와 best-case를 구하기 위한 파라미터들의 분석을 단순화함으로써 민감도를 계산하기 위한 수행시간의 단축을 가져왔다.
제안된 모델의 정확도는 하나의 게이트, 인버터 체인과 회로에 대한 실험 결과를 통해 검증하였다. 몬테 카를로 시뮬레이션 결과와 제안된 모델을 비교한 결과 평균 오차율은 지연시간의 평균에 대해 1.26%, 표준 편차에 대해 4.31%로 나타났다. 또한 기존의 1차 게이트 지연시간 모델과 워스트 케이스 지연시간(worst-case delay)를 비교한 결과 평균 10%의 오차가 감소하였다.
목차
As CMOS technology scales, considering process variation becomes increasingly challenging. Statistical gate delay model is widely used technique to analyze the influence of process variation on gate delay. Traditional first-order models become inaccurate as the variance of parameter fluctuation increases. Therefore, we propose a second-order gate delay model which is more accurate even with the larger variance of variations.
The number of additional variables introduced by second-order terms is minimized using sensitivities and statistically combined variables. The proposed model also considers intra-gate variation as well as inter/intra-chip variation using sensitivities. The runtime cost to calculate sensitivity values is reduced by simplifying the process to determine worst-case and best-case parameters.
The accuracy of the model is verified by experiments on a gate, inverter-chain, and a circuit. Comparing to Monte Carlo simulation, the mean and standard deviation obtained by the proposed model have average error rates of 1.26% and 4.31%,respectively.
