1Gbit DRAM을 위한 Low area overhead ECC 회로의 구현에 관한 연구 : A Study on Implementing ECC Circuits with Low Area Overheads for 1Gbit DRAM''s
- 발행기관 서강대학교 대학원
- 지도교수 지용
- 발행년도 2008
- 학위수여년월 2008. 2
- 학위명 석사
- 학과 및 전공 전자공학
- 식별자(기타) 000000107721
- 본문언어 한국어
목차
반도체 기술의 발전으로 인하여 메모리의 집적도가 증가 되고, 휴대용 기기의 사용이 늘어나서 동작 전압이 낮아짐에 따라 저전압 동작이 요구되어 전기적, 열적, 기계적 충격에 대한 메모리 셀의 내구성이 크게 약화되어서 다양한 종류의 오류가 발생하고 있다. 물리적 결함으로 발생되어 영구적으로 나타나는 hard fault와는 달리 고집적 메모리에서 α-입자와 우주 방사선에 의해 유발되거나 DRAM cell capacitor의 누설 전류 때문에 발생 하는 soft fault는 일시적이고 산발적으로 발생한다. 이러한 soft fault를 해결하기 위하여 오류 정정 부호(Error Correction Code)가 메모리에 적용되고 있다. 그러나 이 ECC 기술은 메모리에 여러 가지 overhead를 요구 한다. 그 중에서도 ECC는 패리티 비트를 위한 저장 공간과 ECC 회로 자체의 면적이 요구 되는 area overhead가 있다. 이 area overhead를 줄이기 위하여 여러 가지 코드와 방법들이 꾸준하게 연구 되고 있다.
본 논문에서는 덧셈 연산을 이용한 Hamming code, modified hamming code와 곱셈(나눗셈)연산을 이용한 Reed-Solomon code를 분석 하고 FPGA를 통해 구현하였다. 그리고 0.35㎛ 공정을 이용하여 칩 제작을 위한 layout도 수행 하였다.
Hamming code는 회로가 간단하지만 1비트 오류 수정만 가능하므로 오류 정정 능력이 작다. 이를 보완한 modified hamming code는 1비트 오류 수정과 1비트 오류 검출이 가능했다. 이 두 코드는 회로 면적은 작게 차지하지만 많은 데이터를 처리하는데 한계가 있고 parity 비트의 비율이 높은 단점이 있었다. 반면에 다항식을 이용하여 오류 수정을 하는 Reed-Solomon code는 다량의 데이터 처리와 높은 오류 정정 능력을 가지고 있고 parity 비트의 비율도 낮았지만 회로가 복잡하여 칩면적을 많이 차지하고 delay가 큰 단점이 있었다.
1Gbit와 같은 area overhead가 큰 영향을 미치는 고용량 메모리에서 area 효율이 좋은 코드를 선택해서 면적 차지를 최소로 하는 구조로 구현하면 area overhead를 최소화 할 수 있다.
목차
With the expeditious advance of the semiconductor processing technology, memory cells become more vulnerable to various electrical, thermal, and mechanical stresses. Especially, DRAMs which operate at low voltages suffer from soft errors caused by the alpha particles and cosmic radiation. There have been many attempts to detect and correct soft error effectively. So, Error correction code(ECC) techniques are being used to enhance the reliability of memory systems by strengthening user systems against random soft errors. But ECC techniques are required to various overheads. Especially, an area overhead caused by parity bit cell areas and ECC circuits is very critical.
In this thesis, we analyze hamming code, modified hamming code, and reed-solomon code, and performed simulation with verilog-HDL in order to verify the algorithm and implemented using FPGA. We also performed VLSI layout using 0.35㎛ process for chip fabrication.
ECC circuit area of Hamming code and modified hamming code is small, but these codes can correct only one bit error and have high rate of parity bits. Reed-Solomon code which uses polynomials can correct various bit error and have low rate of parity symbols, but it has disadvantages of large ECC circuit area coverage and long time delay.
To minimize area overhead we should design of ECC with efficient algorithm and structure in high density memory critically affected by area overhead.
