저 전력 설계를 위한 분할 기법을 적용한 파워 게이팅 : Power Gating by Clustering for Low Power Design
- 발행기관 서강대학교 대학원
- 지도교수 김주호
- 발행년도 2007
- 학위수여년월 2007. 8
- 학위명 석사
- 학과 및 전공 컴퓨터학
- 식별자(기타) 000000104241
- 본문언어 한국어
목차
CMOS scaling과 함께 회로의 standby power를 결정하는 가장 중요한 요소 중 하나인 sub-threshold leakage current가 급격히 증가하고 있다. sub-threshold current를 줄이기 위한 여러 가지 회로 기법 중 파워 게이팅(Power gating)기법이 특히 효과적이며 여러 반도체 회사에서 사용되고 있다.
본 논문에서는 MTCMOS 기법을 이용하여 파워 게이팅을 하기 위한 회로를 클러스터로 분할하는 방법을 제안한다. 제안된 알고리즘의 목적은 회로의 누설 전력을 차단하는 것이다. 이를 위해 게이트의 활동성(Activity)을 고려하여 회로를 클러스터로 분할하는 방법을 이용한다. 그리고 기존의 최대전류를 직접 계산하는 방법 대신, 로직 레벨에서 로직 값의 변화를 이용함으로써 정확성을 유지하면서 빠르게 클러스터의 최대전류를 찾을 수 있었다.
제안된 방법은 TSMC 0.18μm 모델 라이브러리를 이용하여 CLA Adder, Parity Checker, Multiplier, 74181, C432, C499 회로에 대해 실험하였고, 이를 통하여 슬립 트랜지스터가 없는 구조와 게이트의 활동성을 고려하지 않은 기존의 방법과 비교하였다. 제안된 방법은 슬립 트랜지스터가 없는 구조보다 72.42%, 기존의 방법보다 7.2% 누설전력의 감소효과를 보였다.
목차
The sub-threshold leakage current is one of the most dominant factors which decide the standby power of a circuit. Among many efforts to reduce the sub-threshold leakage current, the power gating technique using MTCMOS is especially efficient and widely used in practice.
In this thesis, we propose a method to divide a circuit into three clusters in order to effectively apply power gating technique. The proposed circuit dividing method considers the gate activity which represents how frequently a part of the circuit is used. Moreover, we exploit the transition of a logic value when we calculate the maximum current of a circuit cluster, which is faster than the traditional method while maintaining the accuracy.
The proposed method is experimented with TSMC 0.18μm model library on CLA Adder, Parity Checker, Multiplier, 74181, C432, C499. We also compare its results with the previous methods which does not consider the gate activity. The experimental results show the average improvement of 72.42% and 7.2% in reducing the leakage current, comparing to circuits without sleep transistors and circuits with the previous method, respectively.
