경로 지연 고장 테스트 패턴 생성 시간 감소를 위한 거짓경로 제거 알고리듬에 관한 연구 : A Study on False Path Removal Algorithm to Reduce Test Pattern Generation Time in Path Delay Test
- 발행기관 서강대학교 대학원
- 지도교수 황선영
- 발행년도 2007
- 학위수여년월 2007. 8
- 학위명 석사
- 학과 및 전공 전자공학
- 식별자(기타) 000000104217
- 본문언어 한국어
목차
본 논문은 경로 지연 고장 테스트 상에서 테스트 패턴 생성 시간감소를 위한 거짓경로 제거 알고리듬에 대해 기술한다. 고착 고장 테스트 패턴 생성을 위해 사용된 LFSR(Linear Feedback Shift Register)로 경로 지연 고장 테스트 패턴을 생성하기 위해서는 구조상의 수정이 필요하다. 그러나 수정된 LFSR은 회로 내 임의의 모든 경로들에 대한 지연 고장 테스트 패턴을 무작위로 생성하므로 전체 테스트 패턴 생성 시간이 증가하게 된다. 테스트 패턴 생성 시간 감소를 위해서는 주어진 회로에 존재하는 거짓경로를 제거하여 지연 고장 테스트의 대상 경로 수를 줄이는 과정이 필요하다. 기존의 알고리듬은 주어진 조합 회로의 stem과 reconvergent gate사이에 테스트 불가능한 경로가 존재할 때 해당 경로에 발생한 redundant fault를 통해 거짓경로를 확인하고 제거하였다. 제안한 알고리듬은 주어진 조합회로의 특정 경로를 복제하여 기존의 알고리듬에 비해 더 많은 거짓경로를 제거한다. 실험 결과 제안한 알고리듬을 통해 선택된 테스트 대상 경로 수를 줄였고 테스트 패턴 생성 시간은 평균 21.1% 감소하였다.
목차
This thesis presents a false path elimination algorithm to reduce test pattern generation time for delay test. To apply LFSR used to detect stuck-at-fault with static pattern generation to path delay faults, it should be modified to provide associated delay patterns for the path under test. This increases test generation time significantly due to random generation of delay test patterns for all paths. To reduce test generation time, target paths reduction through false path elimination is required. Existing algorithms detect and remove false paths associated with redundant faults in untestable paths. The effects of false paths range from stem outputs to inputs of reconvergent gates. The proposed algorithm removes more false paths by duplicating the combinational circuit paths under test. Experimental results show that the proposed algorithm can reduce the selected paths for delay test, and test generation time is reduced by 21.1% on the average.
