High-Speed Low-Power High-Density ADC IP Design for Next-Generation SoC Applications
- 발행기관 서강대학교 대학원
- 지도교수 이승훈
- 발행년도 2007
- 학위수여년월 200702
- 학위명 박사
- 학과 및 전공 전자공학
- 식별자(기타) 000000103809
- 본문언어 영어
초록/요약
본 논문에서는 초광대역 (UWB) 통신시스템, Digital Video Broadcasting (DVB), Digital Audio Broadcasting (DAB) 및 Digital Multimedia Broadcasting (DMB) 등과 같이 초고속, 저전압, 저전력 및 소면적을 동시에 요구하는 차세대 SoC 응용을 위한 핵심 IP인 이중채널 6b 1GS/s ADC 및 10b 25MS/s ADC를 제안한다. 제안하는 6비트 ADC는 1GS/s의 신호 처리 속도에서 전력 소모, 칩 면적 및 정확도를 최적화하기 위해 인터폴레이션 기반의 6비트 플래시 ADC 회로로 구성되며, 입력 단에 광대역 열린 루프 구조의 트랙-앤-홀드 증폭기를 사용하였다. 또한, 넓은 입력 신호 범위를 처리하기 위한 이중입력의 차동증폭기와 함께 래치단에서의 통상적인 킥-백 잡음 최소화 기법 등을 적용한 비교기를 채택하였으며, CMOS 기준 전류 및 전압 발생기를 온-칩으로 집적하였고, 디지털 출력에서는 2단 버블 오차 교정 회로를 적용하였다. 제안하는 시제품 ADC는 0.18um 1P6M CMOS 공정으로 제작되었으며, 1GS/s의 동작속도에서 SNDR 및 SFDR은 각각 최대 30dB, 39dB를 보이며, 측정된 시제품 ADC의 DNL 및 INL은 각각 1.0LSB, 1.3LSB 수준을 보여준다. 제안하는 이중채널 ADC의 칩 면적은 4.0mm2이며, 측정된 소모 전력은 1.8V 전원 전압 및 1GS/s 동작속도에서 594mW이다. 제안하는 10b 25MS/s ADC는 요구되는 해상도 및 속도 사양을 만족시키면서, 동시에 칩 면적 및 전력 소모를 최소화하기 위해 2단 파이프라인 구조를 사용하였으며, 스위치 기반의 바이어스 전력 최소화 기법 (switched-bias power reduction technique)을 적용하여 전체 전력 소모를 최소화하였다. 또한, 입력 단 샘플-앤-홀드 증폭기는 낮은 문턱전압을 가진 트랜지스터로 구성된 CMOS 샘플링 스위치를 사용하여 10 비트 이상의 해상도를 유지하면서, Nyquist rate의 4배 이상인 60MHz의 높은 입력 신호 대역폭을 얻었으며, 전력 소모를 최소화하기 위해 1단 증폭기를 사용하였다. Multiplying D/A 변환기의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하며, 기준 전류 및 전압 발생기는 온-칩으로 집적하여 잡음을 최소화하면서 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 사용하여 바이어스 전류를 제어함으로써 10b의 해상도에서 응용 분야에 따라서 25MS/s 뿐만 아니라 10MS/s의 동작 속도에서 더 낮은 전력 사용이 가능하도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.42LSB 및 0.91LSB 수준을 보인다. 또한, 25MS/s 및 10MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 56dB, 65dB이고, 전력 소모는 1.2V 전원 전압에서 각각 4.8mW, 2.4mW이며 제작된 ADC의 칩 면적은 0.8mm2이다.
more초록/요약
This paper proposes two essential IPs of a dual-channel 6b 1GS/s A/D converter (ADC) and a 10b 25MS/s ADC for next-generation system-on-a-chip applications such as UWB communication systems and DVB, DAB, and DMB circuits, simultaneously requiring ultra high speed, low voltage, low power, and small area. The proposed 6b 1GS/s ADC based on an interpolated flash architecture employs wide-band open-loop track-and-hold amplifiers, comparators with a wide-range differential difference pre-amplifier, latches with reduced kickback noise, on-chip CMOS references, and 2-stage bubble-code correction circuits to optimize power consumption, chip area, and accuracy. The prototype ADC implemented in a 0.18um 1P6M CMOS technology shows a signal-to-noise-and-distortion ratio (SNDR) of 30dB and a spurious-free dynamic range (SFDR) of 39dB at 1GS/s. The measured differential non-linearity (DNL) and integral non-linearity (INL) of the prototype ADC are within 1.00 LSB and 1.25LSB, respectively. The dual-channel ADC has an active area of 4.0mm2 and consumes 594mW at 1GS/s and 1.8V. The proposed 10b 25MS/s ADC based on a two-stage pipeline architecture employs switched-bias power reduction techniques to minimize the overall chip area and power dissipation, a low-power sample-and-hold amplifier with a single-stage amplifier and nominal CMOS sampling switches using low threshold-voltage transistors to maintain 10b resolution for input frequencies up to 60MHz, a multiplying D/A converter with a signal insensitive 3-D fully symmetric layout to reduce the capacitor and device mismatch, and low-noise reference currents and voltages with optional off-chip voltage references. The employed down-sampling clock signal selects the sampling rate of 25MS/s or 10MS/s with a reduced power depending on applications. The prototype ADC implemented in a 0.13um 1P8M CMOS technology demonstrates a SNDR of 56dB and a SFDR of 65dB at 25MS/s. The measured DNL and INL of the prototype ADC are within 0.42LSB and 0.91LSB, respectively. The ADC with an active die area of 0.8mm2 consumes 4.8mW at 25MS/s and 2.4mW at 10MS/s at a 1.2V.
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