45 nm급 반도체 공정용 초저유전막의 열적 및 전기적 특성에 대한 연구 : Characterization of Thermal and Electrical Properties of Ultra-low Dielectric Materials for 45 nm Semiconductors
- 발행기관 서강대학교 대학원
- 지도교수 이희우
- 발행년도 2007
- 학위수여년월 200702
- 학위명 석사
- 학과 및 전공 화학공학
- 식별자(기타) 000000103654
- 본문언어 한국어
초록/요약
반도체 제조업체들은 칩의 성능을 향상시키기 위하여 IC회로에서 트랜지스터의 크기를 줄여왔다. 이러한 노력은 18개월 마다 칩의 성능은 두 배가 된다는 무어의 법칙에 따라 장치의 속도와 밀도를 높여왔다. IC회로에서의 전기신호의 속도는 게이트지연으로 알려진 각각의 트랜지스터의 개폐시간과 금속배선저항과 정전용량에 기인한 RC지연에 따라 좌우된다. 1.0 μm 이하의 서브미크론 공정에서는 RC지연은 시스템 전체에서 지배적인 요소가 되었다. 45 nm 급 차세대 반도체에서는 이러한 RC지연과 간섭현상을 줄이기 위하여 2.1 이하의 매우 낮은 유전상수 (k) 값을 가지는 물질을 필요로 하게 되었다. 낮은 유전상수를 가지기 위해서는 기공을 형성할 수 있는 유기물 (포라젠)을 무기매트릭스와 섞은 후 열분해를 시켜 나노크기의 기공을 만드는 것이다. 그러나 기존의 대부분의 포라젠은 기공이 많아짐에 따라 기공구조상의 문제로 인하여 기계적강도가 급격히 감소하여 공정에 적용하는 데에 어려움이 있었다. 따라서 본 연구에서는 적절한 기공 구조와 높은 기계적 강도를 얻을 수 있는 β-cyclodextrin을 기반으로 한 화학반응이 가능한 포라젠을 제조하였다. 매트릭스와 화학결합이 가능한 trimethoxysilylpropyl기를 사이클로 덱스트린에 도입시킨 trimethoxysilyl cyclodextrin (TMSCD)를 알릴레이션과 하이드로실릴레이션을 거쳐 합성하였다. 매트릭스로는 기계적물성 및 포라젠과의 상용성 향상을 목적으로 poly(methyl trimethoxysilane-co-bistriethoxysilyl ethane) (BTESE 25%) 공중합체를 사용하였다. TMSCD를 사용하였을 경우 같은 공극율에서 비반응성포라젠 보다 기계적 강도가 현격히 줄어들었다. 차세대 반도체에 적합한 물질을 개발하는데 또 다른 주안점은 잔류응력과 전압파괴 특성인데 이는 IC회로에서의 신뢰성과 직접적인 연관이 있기 때문이다. 층간절연물질은 실리콘과 실리콘계열의 물질, 알루미늄과 구리등의 여러물질들과 접하고 있다. 이러한 접합면에서는 비틀림, 굽어짐, 어긋남, 깨짐과 유전실패 등을 억제하기 위해 낮은잔류응력, 높은 파괴전압과 접착력을 필요로 한다. 따라서 본 연구에서는 TMSCD와 BTESE 25%로 제조한 저유전막의 신뢰성을 평가하기 위하여 잔류응력과 dielectric breakdown의 실험을 수행하였다. 잔류응력은 stress analyzer를 이용하여 저유전막이 존재하지 않을 때와 존재할 때로 나누어 측정하였다. 기공율이 증가함에 따라 잔류응력은 감소하였으며, TMSCD 함량이 40%가 되었을 때 50 MPa로 가장 낮은 값을 나타내었다. Si 웨이퍼와 GaAs 웨이퍼의 잔류응력의 차이에서 열팽창계수(coefficient of thermal expansion, CTE)를 유도하였으며 승온 및 냉각 조건에서 기공율이 증가함에 따라 열팽창 계수 또한 감소하는 경향을 보였다. 파괴전압의 측정은 dielectric breakdown 측정장비를 이용한 voltage ramping dielectric breakdown (VRDB) 실험을 하였다. 이 때 전극은 Cu 전극과 Ta 전극을 사용하였으며 100 Å과 1000 Å 두께의 SiO2막과의 비교분석을 하였다. Cu 전극을 이용할 경우 Cu의 확산으로 인하여 낮은 전기장에서 전압파괴가 일어났다. 그리고 표면에서의 Cu이동을 억제한 저유전막이 보다 강한 전기장에서 전압파괴가 일어났다.
more초록/요약
Semiconductor manufacturers have been shrinking transistor size in integrated circuits (IC) to improve chip performance. This has resulted in increased speed and device density, both of which were described well by what is known as Moore’s Law – chip performance will double every ~18 months. The speed of an electrical signal in an IC is governed by two components –the switching time of an individual transistor, known as transistor gate delay, and the signal propagation time between transistors, known as RC delay (R is metal wire resistance, C is interlevel dielectric capacitance). For sub-micron technology, the RC delay becomes the dominant factor. The next generation semiconductors call for ultra-low dielectric materials (k < 2.1) to reduce the significant RC delay and cross-talk caused by the extremely small circuit dimension (<45 nm scale). One of the well-studied protocols for obtaning such ultra-low k materials is to incorporat nano-scaled air voids (k = 1.0) in the matrices by decomposing a sacrificial organic material (porogen). However, increase porogen loading resulted in poor pore morphologies and in the dramatic decrease in the mechanical strengths. In this work, we have synthesized the nanoporous ultra-low dielectrics with desirable pore morphologies and remarkably much high mechanical strengths using β-cyclodextrin based reactive porogens. trimethoxysilyl-β-cyclodextrin resulted in much less reduction in elastic modulus and surface hardness, while non-reactive porogens brought about dramatic decrease in both mechanical properties at the coresspomding porosity. Another big concern in finding materials suitable for next generation semiconductor is the residual stress and dielectric breakdown in the material at the interfaces within the multilayer structure, because both are directly related to the reliability of the ICs. An interlayer dielectric material in a device is commonly interfaced to itself as well as a number of other materials such as silicon, silicon nitride, silicon oxide, aluminum, copper, chromium, tungsten, capping metals, and ceramic. These interfaces must have low residual stresses, high dielectric breakdown voltage, and high adhesion strengths if they are to avoid failure due to problems such as curling, bending, displacement, cracking, and dielectric failure. In this study, we investigated residual stress and dielectric breakdown to evaluate reliability of TMSCD films. Residual stresses were measured with and without TMSCD film using custom-made stress analyzer. While porosity was increased, residual stress was decreased. When TMSCD content was 40 mol%, residual stress was the lowest at record 50 MPa. Coefficient of thermal expansion (CTE) was derived at the differential of residual stresses between Si and GaAs wafers. At heating and cooling conditions, CTE was decreased as porosity was increased. Dielectric breakdown voltage was measured any voltage ramping dielectric breakdown test using custom-made DB analyzer. We made a comparative study of dielectric breakdown at Cu and Ta electrode, and on 100 Å and 1000 Å SiO2. In the case of using Cu electrode, dielectric breakdown caused by Cu migration occurred at less low electric field comparing with Ta electrode. And ultra-low dielectrics which Cu diffusion was restrainted at surface had been tolerant at high electric field.
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