초 미세 반도체 회로 설계를 위한 시간 분석 : Timing Analysis for Deep Sub-Micron Digital Circuit Designs
- 발행기관 서강대학교 대학원
- 지도교수 김주호
- 발행년도 2005
- 학위수여년월 200508
- 학위명 박사
- 학과 및 전공 컴퓨터학
- 식별자(기타) 000000084678
- 본문언어 한국어
초록/요약
집적 회로 공정 기술이 90 나노미터 시대에 진입함에 따라 시간 분석에서 여러 가지 문제점들이 발생 하였다. 본 논문에서는 미세 설계 환경에 따른 시간 분석에서의 중요 문제에 대해 연구한다. 디지털 집적 회로의 변이성의 영향 증가로 인해 정확한 시간 분석을 위해 게이트 지연시간을 임의의 변수로 모델링 하는 통계적 시간 분석이 필요하게 되었다. 증가하는 변이성과 지연시간 관련 상관관계는 정확한 회로 시간 분석을 위한 풀어야 할 새로운 문제들이다. 본 논문에서는 리컨버전트 팬아웃으로 인한 경로 공유 현상에 따라 발생하는 경로 상관관계 문제를 해결하기 위해 스템 노드 접근 및 통계적 타이밍 윈도우를 사용한 새롭고 효율적인 블록 기반 통계적 시간 분석 방법론을 제안하였다. 또한 공정의 발전에 따라 신호 무결성도 중요 문제의 하나로 떠올랐다. 이웃 라인의 결합 용량은 회로의 기능뿐만 아니라 지연시간에 영향을 미칠 수 있다. 이러한 현상을 크로스톡 이라 한다. 크로스톡 노이즈는 시간 분석에 있어 시간 위반뿐만 아니라 크로스톡 노이즈를 수정하기 위한 추가적인 설계 비용을 요구하기 때문에 빅팀 노드에 영향을 주지 못하는 거짓 어그레서는 제거 되어야 한다. 본 논문에서는 크로스톡 노이즈 분석에서 기능적 거짓 어그레서 제거를 위한 효율적인 휴리스틱 알고리즘을 제안하였다. 거짓 어그레서는 경로 감작 알고리즘과 논리 내포를 통해 제거된다. 제안된 알고리즘의 정확성과 효율성은 다양한 ISCAS 벤치마크 회로에 대한 실험 결과를 통해 검증하였다.
more초록/요약
With the integrated circuit technology entering the 90 nm era, serious problems have arisen in timing analysis. In this thesis, we will investigate the key issues in timing analysis methodology involved when entering the VDSM design. The growing impact of variations in digital integrated circuits has created the need for statistical timing analysis, where gate delays are modeled as random variables. The increased variations and associated correlations have given a new set of problems for circuit timing analysis. In this thesis, we propose a new efficient approach to block-based statistical timing analysis which uses statistical timing window to handle path correlations problem due to reconvergent fanout. Also signal integrity problem arises as one of the main issues in digital circuits manufactured. The coupling capacitance of neighboring lines may cause delays of circuit and it may affect the functionality of circuit. These effects are usually referred to as crosstalk. Since it requires additional design cost to fix crosstalk noise as well as timing violations in timing analysis, the false aggressor nodes that cannot affect on victim node have to be eliminated. In this thesis, we propose efficient heuristic algorithm that considers functional aggressor pruning in crosstalk noise analysis. The false aggressors are detected by a path sensitization algorithm and logic implication. The accuracy and efficiency of our algorithm have been verified on various ISCAS benchmark circuits.
more