고속 병렬 DSP 시스템에서의 실시간 스케줄링 기법에 대한 연구 : A study on real-time scheduling technique for high speed parallel DSP system
- 발행기관 서강대학교 대학원
- 지도교수 송태경
- 발행년도 2005
- 학위수여년월 200508
- 학위명 석사
- 학과 및 전공 전자공학
- 식별자(기타) 000000084659
- 본문언어 한국어
초록/요약
본 논문에서는 소프트웨어 기반으로 실시간 신호처리를 가능하게 하는 병렬처리 프로세서 시스템을 제안하였다. 6개의 TS-201 DSP 연산 노드 및 1개의 FPGA 하드웨어 연산노드와 각각의 연산노드를 관리하는 파워PC기반의 호스트 프로세서로 이루어진 시스템을 구성하였다. 연산 노드는 크로스바 스위치로 이루어진 상호연결 네트워크로 시리얼 버스를 사용하여 연결이 되어 있어 효율적인 데이터 전송이 가능하다. 재설정 가능한 하드웨어 연산노드는 하드웨어/소프트웨어 협업을 위한 재설정 제어기 및 데이터 전송 버퍼를 가지고 있다. 각 연산 노드를 관리하기 위한 소프트웨어 구조는 병렬 태스크 시퀀스를 효율적으로 배치하는 파이프라인 형식을 따르고 있으며 연산처리 프로세스가 프로세서에 독립적으로 동작한다. 이로 인하여 내부에서는 병렬 프로세서 시스템이지만 외부에서는 단일 DSP 연산 노드로 보인다. 이시스템을 위한 스케줄러 알고리즘을 제안하였으며 이것은 초음파 영상 처리를 통하여 실험 및 분석 하였다. 실험 결과 병렬 태스크 시퀀스를 구성하였을 때 이상적인 단일 태스크 시퀀스에 비해서 18.9%의 응답속도 향상을 보였으며 20%의 이용률 감소가 나타났다.
more초록/요약
This thesis proposed that a parallel processing system which is suitable for real time signal processing based on software. The system consists of six TS-201 DSP arithmetic nodes, one FPGA hardware arithmetic node, and a host processor which is based on POWER PC managing each node. Arithmetic nodes are connected via crossbar switch interconnection network by using serial bus, it enables the arithmetic nodes to transmit data efficiently. A reconfigurable hardware arithmetic node consists of reconfiguration controller and a data transmitting/receiving buffer for hardware/software co-synthesis. To manage each arithmetic node, software platform follows pipeline structure arranging parallel task sequence efficiently, and the arithmetic processes are independent processes of the processor system. For this reason, the inside of the system is parallel processor system. However, it looks like a single DSP arithmetic node in appearance. We proposed that pipeline scheduler algorithm to find the best utilization. Experiments and analysis have been performed with a simple ultrasound application. In result, when ultrasound DR block is designed with parallel tasks, its response time shortens by 18.9% compared to ideal singular task sequence, but the system utilization decreases 20%.
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