면적 절약형 Pipelined FFT 프로세서 설계
- 발행기관 서강대학교 대학원
- 지도교수 임종석
- 발행년도 2005
- 학위수여년월 200508
- 학위명 석사
- 학과 및 전공 컴퓨터학
- 식별자(기타) 000000084636
- 본문언어 한국어
초록/요약
FT는 디지털 신호처리에 폭넓게 사용되는 부분 중의 하나이다. 특히 여러 OFDM 시스템에 FFT 처리과정은 꼭 필요한 부분으로 중요하게 사용되고 있다. 본 논문에서는 DVB-T 방식을 사용하는 디지털 TV를 고려한 FFT 프로세서를 설계한다. 설계한 FFT 프로세서는 Radix 22 FFT 알고리즘을 이용한 파이프라인 FFT로 본 논문에서는 FFT 프로세서 설계시 면적을 줄이는 방법을 제안한다. 우선 FFT 모듈에서 가장 면적을 많이 차지하는 모듈인 곱셈기의 면적을 CORDIC 곱셈기와 절단형 Booth 곱셈기를 사용하여 줄이고, twiddle factor의 특성을 이용하여 CORDIC 곱셈기 내부에 사용되는 ROM의 크기를 줄인다. 또, DVB-T 표준 출력 순서에 맞는 FFT 출력을 생성할 때 추가 메모리를 사용하지 않고 출력 순서를 바꾸는 방법을 보인다. 제안된 FFT는 VHDL로 구현되었고 Xilinx ISE 6.2i에서 합성되었다. 합성 결과, 전체 게이트 카운트는 약 44만 게이트이다. 이는 상당히 작은 크기의 결과임을 기존에 설계된 FFT와의 간단한 비교를 통해 알 수 있었다.
more초록/요약
The FFT processor is one of the widely used application in digital signal processing. Recently, FFT is used in many kind of OFDM system and FFT become more important. For a communication processor, high performance and small area size are needed because recently the portability is emphasized in communication environments. This paper presents pipeline FFT processor using Radix 22 FFT algorithm and propose efficient method to reduce the area size of a FFT processor. First, we reduce the size of multiplier by using CORDIC multiplier and reduced Booth multiplier. Multiplier is one of the most largest modules in FFT processor. We reduce the memory used in CORDIC multiplier by appling a feature of the twiddle factor in CORDIC process. Also, this paper presents a method to rearrange output sequence which is suitable for DVB-T standard output sequence without additional memory. The proposed FFT processor is implemented in VHDL and synthesized in Xilinx ISE 6.2i. The gate count of synthesized result is about 87,000.
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