초소형 의료 영상장치를 위한 단일 FPGA 기반의 초음파 신호처리부 구현에 관한 연구 : A Study on the Design of Ultrasound Signal Processing Block with a Single FPGA for Ultra Small Medical Imaging Systems
- 발행기관 서강대학교 대학원
- 지도교수 송태경
- 발행년도 2006
- 학위수여년월 200608
- 학위명 석사
- 학과 및 전공 전자공학
- 식별자(기타) 000000103203
- 본문언어 한국어
초록/요약
일반적으로 디지털 초음파 영상 장치는 신호처리 전단과 후단으로 나룰 수 있으며 신호처리 전단에는 아날로그 송수신부와 수신 집속부, 신호처리 후단에는 B-모드 영상을 얻기 위한 DR(digital receiver) 블록과 EP(echo processor) 블록으로 구성되어 있다. 그 중 신호처리 후단은 신호처리 과정이 복잡하여 하드웨어 복잡도가 높아 초소형 장비를 위해 단순화할 필요가 있다. 본 논문에서는 초소형 초음파 영상장치에 적합한 신호처리 후단의 효율적인 하드웨어 구조를 제안하였다. 제안된 신호처리 후단은 DC 제거, 디지털 TGC(time gain compensation), 확장 구경 기법(extended aperture), 포락선 검출기(envelop detector), log compressor, echo persistence의 세부 블록으로 구성되어 있다. 제안한 구조에서 포락선 검출은 신호의 절대 값을 취한 후 저역 필터를 취하는 방식을 사용한다. 따라서 이러한 방식을 사용하기 위해서 대역 필터를 이용하여 DC를 제거하고 데시메이션 하였다. 그 결과 하드웨어 복잡도와 연산량을 낮출 수 있었다. 본 논문에서는 각 세부 블록에 적합한 신호처리 알고리즘을 제안하고, 컴퓨터 모사 실험을 통해 그 성능을 검증하였다. 또한 제안한 신호처리 알고리즘을 한 개의 FPGA 칩을 이용하여 구현하였으며, 실시간으로 동작 가능함을 확인하였다.
more초록/요약
Generally, digital ultrasound imaging system can be divided into two parts which are front-end(FE) and back-end(BE) signal processing parts: FE part is composed of analog transmitter, receiver and digital receive beamformer and BE part consist of digital receiver(DR) and echo processor(EP). Since the BE part deals with signal processing tasks which require a complex hardware, it is very important to minimize the hardware complexity of the BE part for development of portable ultrasound scanners. In this thesis, a hardware-efficient architecture of the BE part for very small ultrasound imaging systems is proposed. The proposed BE signal processing part is composed of DC cancel filter, digital TGC(Time Gain Compensation), extended aperture, envelop detector, log compressor and echo persistence block. In the proposed scheme, since absolute value of the signal fed to the low-pass filter(LPF) for the envelop detection, band-pass filter(BPF) is used for DC cancellation and decimation. As a result both complexity of hardware and computation are reduced. The signal processing algorithms for each blocks are also proposed and verified through computer simulation results. It was verified that the proposed signal processing algorithms can be implemented with only one FPGA chip.
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