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회로의 지연시간 분석에 있어 전체적인 거짓 경로를 고려한 계층적인 시간 분석에 관한 연구 : Study on hierarchical timing analysis considering global false path in circuit delay analysis

  • 발행기관 서강대학교 대학원
  • 발행년도 2002
  • 학위수여년월 2002
  • 학위명 석사
  • 학과 및 전공 컴퓨터학과
  • 식별자(기타) 000000082545
  • 본문언어 한국어
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