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A Two-Channel 10b 200MS/s 28nm CMOS Asynchronous Pipeline SAR ADC

Cho, Young Sea (Graduate School, Sogang University)

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초록/요약moremore
This work proposes a two-channel time-interleaved (T-I) 10b 200MS/s asynchronous pipeline SAR ADC for various systems such as next generation high resolution video and wireless communication systems without any calibration schemes. The non-linearity errors such as offset mismatches between channels ...
This work proposes a two-channel time-interleaved (T-I) 10b 200MS/s asynchronous pipeline SAR ADC for various systems such as next generation high resolution video and wireless communication systems without any calibration schemes. The non-linearity errors such as offset mismatches between channels and circuit noise are minimized. The proposed ADC employs a two-step pipeline ADC of 4b and 7b in the first and the second stages respectively, a 2-channel asynchronous SAR algorithm and T-I topology simultaneously for a high conversion rate and a low power consumption. The offset, gain and timing mismatches which limit ADC linearity in the conventional T-I architecture are minimized by sharing various analog circuits such as the comparator and the residue amplifier without any calibration schemes. In addition, an asynchronous SAR algorithm is applied to reduce power consumption in the high speed operation. Simple meta-stable detection logic is employed to avoid meta-stable state of the comparator and to increase accuracy. Three separate reference voltage drivers for the 4b SAR circuits, the 7b SAR circuits and the single residue amplifier prevent undesirable disturbance among the reference voltages which is caused by the different switching operations. The use of these reference voltage drivers also minimizes the gain mismatch between the channels. The prototype ADC in the 28nm CMOS technology demonstrates a measured DNL and INL of within 0.71LSB and 0.70LSB, with a maximum SNDR and SFDR of 48.01dB and 51.76dB at 200MS/s, respectively. The proposed ADC occupies an active die area of 0.23mm2 and consumes 3.6mW with a 1.0 supply voltage.
초록/요약moremore
본 논문에서는 차세대 고화질 영상시스템 및 무선통신 네트워크 등 다양한 시스템 응용을 위해 별도의 보정기법을 사용하지 않고 아날로그 회로 공유기법을 통해 채널 간 오프셋 부정합과 같은 비선형 오차 및 회로의 잡음 크기를 최소화한 이중채널 time-interleaved (T-I) 구조의 10비트 200MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 각각 4비트 및 7비트 결정기반의 2단 파이프라인 구조, 이중채널 T-I 구조 및 비동기 방식의 SAR 알고리즘을 동시에 적용하여 전력소모를 줄이면서도 빠른 변환속도를 구현...
본 논문에서는 차세대 고화질 영상시스템 및 무선통신 네트워크 등 다양한 시스템 응용을 위해 별도의 보정기법을 사용하지 않고 아날로그 회로 공유기법을 통해 채널 간 오프셋 부정합과 같은 비선형 오차 및 회로의 잡음 크기를 최소화한 이중채널 time-interleaved (T-I) 구조의 10비트 200MS/s 파이프라인 SAR ADC를 제안한다. 제안하는 ADC는 각각 4비트 및 7비트 결정기반의 2단 파이프라인 구조, 이중채널 T-I 구조 및 비동기 방식의 SAR 알고리즘을 동시에 적용하여 전력소모를 줄이면서도 빠른 변환속도를 구현한다. 일반적인 T-I 구조에서 선형성을 제한하는 채널 간 오프셋, 이득, 타이밍 등 각종 부정합 오차는 채널 간 비교기 및 잔류전압 증폭기 등 다양한 아날로그 회로 공유기법을 통해 최소화한다. 또한, 고속 동작을 하는 SAR ADC의 전력소모를 줄이기 위해 비동기 방식의 SAR 알고리즘을 사용하며, SAR ADC에는 간단한 구조의 감지회로를 추가하여 비교기 준안정상태 문제를 해결한다. 한편 제안하는 ADC는 기준전압 구동회로만 세 가지로 분리 설계하여, 각 단에서 4비트 및 7비트기반의 SAR 동작, 잔류전압 증폭 등 세 가지 서로 다른 스위칭 동작으로 인해 발생하는 기준전압 간섭 및 채널 간 이득 부정합 문제를 제거한다. 제안하는 시제품 ADC는 28nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.71LSB, 0.70LSB이며, 200MS/s 동작속도에서 동적 성능은 최대 48.0dB의 SNDR 및 51.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 0.23mm2이며, 1.0V 전원전압에서 3.6mW의 전력을 소모한다.